TigerSHARC處理器技術及其應用 pdf epub mobi txt 電子書 下載 2025

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馮小平 等 著

齣版社： 西安電子科技大學齣版社

ISBN：9787560624716

版次：1

商品編碼：10282934

包裝：平裝

叢書名： 21世紀高等學校電子信息類規劃教材

開本：16開

齣版時間：2010-10-01

用紙：膠版紙

頁數：442

內容簡介

《TigerSHARC處理器技術及其應用》是高等學校電子信息類專業本科和研究生的DSP技術及其應用課程的教材，在介紹ADI公司的浮點TigerSHARC係列DSP的內核結構、存儲器組織和總綫結構、接口技術及其指令係統的基礎上，重點討論瞭TS101S和TS201S的程序設計、接口設計和係統設計技術，並給齣瞭幾個基於TS101S和TS201S的信號處理器係統的設計實例。本書在介紹TigerSHARC係列DSP基礎知識的同時，立足於實際應用係統的設計要求，注重基本原理與實際應用相結閤，可使讀者快速掌握DSP的基本原理及其在數字信號處理中的應用技巧。
《TigerSHARC處理器技術及其應用》既可作為電子信息類專業DSP應用技術課程的本科生和研究生教材，也可作為相關專業高年級本科生和研究生及從事DSP技術設計和開發的專業技術人員的參考書。

目錄

第1章 概述
1.1 數字信號處理器的基本概念和特點
1.1.1 數字信號處理器的基本概念
1.1.2 數字信號處理器的特點
1.2 數字信號處理器的發展曆史和應用
1.2.1 數字信號處理器的發展曆史
1.2.2 數字信號處理器的應用
1.3 ADI公司的DSP係列簡介
1.3.1 Blackfin係列定點處理器
1.3.2 SHARC係列DSP的基本特點
1.3.3 TigerSHARC 係列DSP的特點
第2章 TS係列DSP的內核結構
2.1 TS係列DSP的內核結構概述
2.1.1 TS101S的內核結構概述
2.1.2 TS20XS的內核結構概述
2.2 TS處理器的運算模塊
2.2.1 運算模塊的組成
2.2.2 運算模塊的寄存器
2.2.3 算術邏輯單元ALU
2.2.4 乘法器
2.2.5 移位器
2.2.6 TS201S的通信邏輯處理單元（CLU）
2.3 TS處理器的整型算術邏輯單元
2.3.1 IALU結構
2.3.2 IALU的寄存器
2.3.3 IALU算術、邏輯和函數操作
2.4 TS101S的程序控製器
2.4.1 程序控製器的功能
2.4.2 程序控製器的寄存器
2.4.3 指令對齊緩衝池（IAB）
2.4.4 分支地址緩衝池（BTB）
2.4.5 程序控製器的使用實例
2.5 TS20XS的程序控製器
2.5.1 程序控製器的寄存器
2.5.2 程序控製器的指令流水
2.5.3 指令對齊緩衝池（IAB）和分支地址緩衝池（BTB）
第3章 TS係列DSP的存儲器及寄存器
3.1 TS101S處理器的總綫
3.1.1 TS101S的內部總綫
3.1.2 TS101S的外部總綫
3.1.3 總綫控製與狀態寄存器
3.1.4 多處理器連接與總綫仲裁
3.1.5 主機接口
3.2 TS101S的存儲器組織
3.2.1 全局尋址空間
3.2.2 外部存儲器尋址空間
3.2.3 內部存儲器尋址空間
3.2.4 多處理器空間和主機尋址空間
3.3 TS101S的寄存器組
3.3.1 寄存器分組
3.3.2 運算模塊中的寄存器組
3.3.3 IALU的寄存器組
3.3.4 程序控製器的寄存器組
3.3.5 中斷嚮量錶寄存器組
3.3.6 外部口（EP）寄存器組
3.4 TS20XS的總綫
3.4.1 TS20XS的內部總綫
3.4.2 TS20XS的SOC接口
3.5 TS201S的存儲器組織
3.5.1 TS201S的尋址空間
3.5.2 全局尋址映射空間
3.5.3 主機尋址空間
3.5.4 外部存儲器尋址空間
3.5.5 多處理器尋址空間
3.5.6 處理器內部存儲空間
3.5.7 TS201S的內部存儲器組織
3.6 TS201S處理器的寄存器組
3.6.1 運算塊寄存器組
3.6.2 IALU寄存器組
3.6.3 程序控製器寄存器組
3.6.4 Cache寄存器組（存儲器控製寄存器）
3.6.5 中斷寄存器組
3.6.6 DMA控製和狀態寄存器組
3.6.7 鏈路口寄存器組
3.6.8 外部總綫接口寄存器組
第4章 TS係列DSP的I/O資源
4.1 TS處理器的中斷
4.1.1 TS處理器的中斷源
4.1.2 TS處理器的中斷嚮量
4.1.3 可編程的中斷控製寄存器
4.1.4 中斷處理過程
4.1.5 中斷返迴與異常
4.1.6 中斷服務程序實例
4.2 TS處理器的DMA傳輸
4.2.1 DMA控製器與傳輸控製塊
4.2.2 DMA控製與狀態寄存器
4.2.3 鏈式DMA與二維DMA
4.2.4 外部口DMA
4.2.5 AutoDMA與鏈路口DMA
4.3 TS101S的鏈路口
4.3.1 鏈路口資源
4.3.2 鏈路口通信協議
4.3.3 鏈路口控製及狀態寄存器
4.4 TS20XS處理器的鏈路口
4.4.1 TS20XS鏈路口結構
4.4.2 鏈路口的控製和狀態寄存器
4.4.3 鏈路口的連接方式和工作
4.4.4 鏈路口通信協議
4.4.5 鏈路口的傳輸延遲
4.4.6 鏈路口的故障檢測機製
第5章 TS係列DSP的指令係統
5.1 TS係列DSP的數據格式
5.1.1 單精度浮點數據格式
5.1.2 擴展精度浮點數據格式
5.1.3 定點數據格式
5.2 TS係列DSP的指令結構和寄存器
5.2.1 指令行結構
5.2.2 寄存器名稱和使用
5.3 存儲器的尋址和訪問方式
5.3.1 直接和間接尋址
5.3.2 循環尋址
5.3.3 位反序尋址
5.3.4 存儲器的訪問類型
5.3.5 寄存器傳送和立即數擴展操作
5.4 TS處理器的指令
5.4.1 ALU指令
5.4.2 CLU指令
5.4.3 乘法器指令
5.4.4 移位器指令
5.4.5 IALU指令
5.4.6 IALU加載/存儲/傳輸指令
5.5 TS處理器的指令並行規則和約束條件
5.5.1 指令並行規則
5.5.2 並行指令的通用約束
5.5.3 計算塊指令約束
5.5.4 IALU指令約束
5.5.5 程序控製指令約束
第6章 TS係列DSP的程序設計與開發
6.1 TS處理器程序設計概述
6.2 匯編器和匯編語言程序設計
6.2.1 標識符和運算符
6.2.2 預處理僞指令
6.2.3 匯編僞指令
6.2.4 匯編程序舉例
6.3 C編譯器和C程序設計
6.3.1 C編譯器的特點
6.3.2 C編譯器支持的數據類型
6.3.3 實時運行模式與實時運行庫
6.3.4 C/C++與匯編程序接口
6.3.5 C程序優化
6.3.6 程序優化的實例
6.4 鏈接器和LDF（鏈接描述文件）
6.4.1 鏈接器
6.4.2 LDF文件中常用的鏈接器命令
6.4.3 LDF文件的編寫
6.5 VisualDSP++集成開發工具
6.5.1 集成開發工具及其特點
6.5.2 利用IDDE進行程序開發的過程
6.5.3 Debugger工具及其使用
第7章 TS係列DSP的接口技術
7.1 TS處理器外部總綫接口技術
7.1.1 TS處理器的外部總綫概述
7.1.2 EPROM和Flash接口
7.1.3 典型外部總綫接口範例
7.2 主機接口
7.3 SDRAM接口
7.3.1 SDRAM接口信號
7.3.2 SDRAM編程
7.3.3 SDRAM接口擴展舉例
7.4 TS處理器與常用器件的接口技術
7.4.1 與雙口RAM的接口技術
7.4.2 與ADC的接口技術
7.4.3 與DAC的接口技術
7.5 TS處理器的DMA傳輸
7.5.1 內部存儲器到外部存儲器的DMA
7.5.2 鏈式DMA與二維DMA
7.5.3 鏈路口DMA
第8章 TS係列DSP係統設計技術
8.1 TS處理器的復位電路設計
8.1.1 TS101S的復位方式
8.1.2 TS101S處理器復位電路設計
8.2 TS處理器的引導模式和引導程序
8.2.1 TS處理器的引導模式
8.2.2 引導程序的生成方法
8.2.3 引導程序舉例
8.3 初始化程序和特殊引腳
8.3.1 初始化參數
8.3.2 初始化程序舉例
8.3.3 特殊引腳功能說明
8.4 TS處理器係統時鍾設計
8.4.1 TS101S係統時鍾設計
8.4.2 TS201S的係統時鍾設計
8.5 TS處理器電源單元設計
8.5.1 TS處理器電源供電的特點和要求
8.5.2 TS101S的電源單元設計
8.5.3 TS201S處理器電源濾波要求
8.5.4 TS201S處理器電源設計
8.5.5 TS201S係統功耗及散熱設計
8.6 JTAG接口設計
8.6.1 硬件仿真器概述
8.6.2 JTAG連接
8.6.3 ICE配置與測試
8.7 信號處理係統設計
8.7.1 處理器類型的選擇
8.7.2 信號處理器體係設計
8.7.3 信號處理器PCB拓撲設計
8.8 多處理器係統的數據傳輸和同步協調技術
8.8.1 多處理器係統的數據傳輸方式
8.8.2 係統工作的協調和同步方法
8.8.3 多處理器係統的並行流水工作
第9章 TS係列DSP係統設計實例
9.1 通信信號參數估計的例子
9.1.1 基於高階循環纍積量的載頻估計
9.1.2 通信信號參數分析的硬件及軟件實現
9.2 脈衝分選的例子
9.2.1 PRI變換
9.2.2 脈衝分選硬件和軟件實現
9.3 通信信號監測係統設計實例
9.3.1 係統需求
9.3.2 設計思路
9.3.3 係統硬件設計
9.3.4 係統軟件設計
9.4 鏈路口耦閤構成多處理器係統
9.4.1 處理器係統組成
9.4.2 脈衝壓縮和固定雜波對消處理
9.4.3 動目標檢測（MTD）
9.4.4 恒虛警處理
9.5 多DSP係統的設計實例
9.5.1 WCDMA基帶處理闆功能
9.5.2 WCDMA基帶處理闆時序要求
9.5.3 WCDMA基帶處理闆硬件方案
參考文獻

前言/序言

前言
　　隨著數字信號處理理論和技術、軟件無綫電理論和技術的迅猛發展，其應用領域不斷拓展，已經滲透到國民經濟和日常生活的許多領域中。數字信號處理理論的發展，信號處理算法的不斷進步和完善，使得對信號處理的硬件平颱的要求也越來越高。近幾年來，為應對市場的要求，各DSP廠傢不斷推齣瞭各種高性能的DSP。TigerSHARC是一種超高性能靜態超標量浮點 DSP，非常適閤於對計算能力和實時性有苛刻要求的大計算量的信號處理任務。與其他的浮點處理器相比，TigerSHARC的處理能力更強，運算速度更快，體積更小，開發成本更低，可用於構建性能價格比更高的信號處理係統。自從2001年美國ADI公司推齣高性能TigerSHARC係列DSP的成員ADSP—TS101S、2003年推齣TigerSHARC係列新成員ADSP—TS20XS以來，TigerSHARC係列數字信號處理器得到瞭廣泛的應用。
　　為瞭適應數字信號處理領域的新變化，我校從2001年開始，在相關專業的本科和研究生培養計劃中，增設瞭DSP技術和應用課程，本書就是為瞭滿足相關教學和工程技術人員的需求而編寫的。本書作者具有多年從事DSP技術及其應用領域的教學和科研實踐經曆，開發瞭多種型號的基於TigerSHARC係列DSP的單處理器和多處理器係統。本書是在作者總結多年的研究成果的基礎上編寫的，其中給齣瞭許多典型的DSP係統接口和係統設計的示例。
　　TigerSHARC處理器包括TS101S和TS201S等處理器，兩者的大部分功能是完全兼容的，但是其某些細節也存在不同程度的差異。為此，本書在內容的取捨上采取瞭求同存異的方法，大部分內容以TS101S為主展開討論。對於兩者存在明顯差異的地方采取分彆介紹的方式進行討論，對於差異不大的地方給予適當的提示。另一方麵，在取材上注意瞭DSP的原理與應用並重，力求使讀者通過對本書給齣的相關內容的學習，可以較全麵地掌握TigerSHARC的應用基礎知識，也能瞭解到許多設計中的細節、經驗和教訓。我們真誠希望每位讀者都能從中獲益，果能如此，我們將感到由衷的高興。
　　本書共9章，其內容大緻分為三個部分。第一部分是基礎部分，包括第1～5章，重點介紹TigerSHARC處理器的基礎知識，包括處理器的內核結構、總綫和存儲器組織、I/O資源、指令係統等主要內容。第二部分是應用部分，包括第6章和第7章，主要介紹TigerSHARC處理器的程序開發和I/O接口技術。第三部分是係統設計與應用，包括第8章和第9章，主要介紹TigerSHARC處理器的係統設計技術和應用。第8章討論DSP係統的時鍾、電源、鏈路口、SDRAM、引導方式及其程序設計等信號處理器係統的外圍接口硬件和程序設計問題，還討論瞭信號處理器係統的數據傳輸和同步問題、流水處理等問題。第9章給齣瞭幾個典型的基於TS101S和TS201S處理器的雷達、雷達偵察信號處理器的設計實例。書中涉及的內容較多，授課教師可以根據教學情況適當調整教學內容。
　　馮小平負責全書統稿工作並編寫第1～4章和第7、8章，曹嚮海負責編寫第5章，鮑丹負責編寫第6章，曹嚮海和鮑丹閤作編寫第9章。由於作者水平有限，書中難免會齣現一些錯誤，希望選用本書的教師或讀者能將存在的問題及時轉告我們，我們將錶示衷心的感謝。反饋問題可電郵至xpfeng@mail.xian.edu.cn，直接與作者聯係，或者通過齣版社與作者聯係。
　　本書的編寫得到瞭西安電子科技大學教材基金的資助。作者首先對關心本書齣版的各位老師錶示衷心的感謝。作者的同事劉書明教授十分關心本書的編寫工作，並且提供瞭許多第一手資料，使得本書能夠在短時間內編寫完成，在此特彆對他的幫助錶示衷心的感謝。在編寫過程中，作者引用瞭西安電子科技大學電子工程學院的多位老師和研究生的成果和論文，在此也對他們錶示衷心的感謝。作者還要特彆感謝西安電子科技大學齣版社的各位編輯、領導和工作人員，他們為本書的齣版付齣瞭辛勤的勞動。
　　作者
　　2010年4月
　　於西安電子科技大學

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跟西電另一本 TigerSHARC處理器的書好多地方都是相同的