FPGA應用技術叢書：數字通信同步技術的MATLAB與FPGA實現（附光盤） pdf epub mobi txt 電子書 下載 2025

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杜勇 著

齣版社： 電子工業齣版社

ISBN：9787121198878

版次：1

商品編碼：11233443

包裝：平裝

叢書名： FPGA應用技術叢書

開本：16開

齣版時間：2013-04-01

用紙：膠版紙

頁數：307

正文語種：中文

附件：光盤

內容簡介

　　《FPGA應用技術叢書：數字通信同步技術的MATLAB與FPGA實現》以Xilinx公司的FPGA為開發平颱，采用MATLAB及VHDL語言為開發工具，詳細闡述數字通信同步技術的FPGA實現原理、結構、方法以及仿真測試過程，並通過大量工程實例分析FPGA實現過程中的具體技術細節。主要包括FPGA實現數字信號處理基礎、鎖相環技術原理、載波同步、自動頻率控製、位同步、幀同步技術的設計與實現等內容。
　　《FPGA應用技術叢書：數字通信同步技術的MATLAB與FPGA實現》思路清晰、語言流暢、分析透徹，在簡明闡述設計原理的基礎上，追求對工程實踐的指導性，力求使讀者在較短的時間內掌握數字通信同步技術的FPGA設計知識和技能。《FPGA應用技術叢書：數字通信同步技術的MATLAB與FPGA實現》的配套光盤收錄瞭完整的MATLAB及VHDL實例工程代碼，有利於工程技術人員學習參考。
　　《FPGA應用技術叢書：數字通信同步技術的MATLAB與FPGA實現》適閤於從事數字通信和數字信號處理領域的設計工程師、科研人員，以及相關專業的研究生、高年級本科生使用。

目錄

第1章 同步技術的概念及FPGA基礎
1.1 數字通信中的同步技術
1.2 同步技術的實現方法
1.2.1 兩種不同的實現原理
1.2.2 常用的工程實現途徑
1.3 FPGA概念及其在信號處理中的應用
1.3.1 基本概念及發展曆程
1.3.2 FPGA的結構和工作原理
1.3.3 FPGA在數字信號處理中的應用
1.4 Xilinx器件簡介
1.4.1 Xilinx器件概況
1.4.2 Spartan係列器件
1.4.3 Virtex係列器件
1.5 設計語言及環境簡介
1.5.1 VHDL語言
1.5.2 ISE環境及綜閤仿真工具
1.5.3 FPGA設計流程
1.5.4 MATLAB軟件
1.5.5 MATLAB與ISE的數據交互
1.6 小結

第2章 FPGA實現數字信號處理基礎
2.1 FPGA中數的錶示
2.1.1 萊布尼茲與二進製
2.1.2 定點數錶示
2.1.3 浮點數錶示
2.2 FPGA中數的運算
2.2.1 加/減法運算
2.2.2 乘法運算
2.2.3 除法運算
2.2.4 有效數據位的計算
2.3 有限字長效應
2.3.1 字長效應的産生因素
2.3.2 A/D變換的字長效應
2.3.3 係統運算中的字長效應
2.4 FPGA中的常用處理模塊
2.4.1 乘法器模塊
2.4.2 除法器模塊
2.4.3 浮點運算模塊
2.4.4 濾波器模塊
2.4.5 數字頻率器模塊
2.5 小結

第3章 鎖相技術原理及應用
3.1 鎖相環的工作原理
3.1.1 鎖相環路的模型
3.1.2 鎖定與跟蹤的概念
3.1.3 環路的基本性能要求
3.2 鎖相環的組成
3.2.1 鑒相器
3.2.2 環路濾波器
3.2.3 壓控振蕩器
3.3 鎖相環路的動態方程
3.3.1 非綫性相位模型
3.3.2 綫性相位模型
3.3.3 環路的傳遞函數
3.4 鎖相環路的性能分析
3.4.1 暫態信號響應
3.4.2 環路的頻率響應
3.4.3 環路的穩定性
3.4.4 非綫性跟蹤性能
3.4.5 環路的捕獲性能
3.4.6 環路的噪聲性能
3.5 鎖相環路的應用
3.5.1 環路的兩種跟蹤狀態
3.5.2 調頻解調器
3.5.3 調相解調器
3.5.4 調幅信號的相乾解調
3.5.5 鎖相調頻器
3.5.6 鎖相調相器
3.6 小結

第4章 載波同步的FPGA實現
4.1 載波同步的原理
4.1.1 載波同步的概念及實現方法
4.1.2 鎖相環的工作方式
4.2 鎖相環路的數字化模型
4.2.1 數字鑒相器
4.2.2 數字環路濾波器
4.2.3 數字控製振蕩器
4.2.4 數字環路的動態方程
4.3 輸入信號建模與仿真
4.3.1 工程實例需求
4.3.2 輸入信號模型
4.3.3 輸入信號的MATLAB仿真
4.4 載波同步環的參數設計
4.4.1 總體性能參數設計
4.4.2 數字鑒相器設計
4.4.3 環路濾波器及數控振蕩器設計
4.5 載波同步環的FPGA實現
4.5.1 頂層模塊的VHDL實現
4.5.2 IIR低通濾波器的VHDL實現
4.5.3 環路濾波器的VHDL實現
4.5.4 同步環路的FPGA實現
4.6 載波同步環的仿真測試
4.6.1 測試激勵的VHDL設計
4.6.2 單載波輸入信號的仿真測試
4.6.3 調幅波輸入信號的仿真測試
4.6.4 關於載波環路參數的討論
4.7 小結

第5章 抑製載波同步的FPGA實現
5.1 抑製載波同步的原理
5.1.1 平方環工作原理
5.1.2 同相正交環工作原理
5.1.3 判決反饋環工作原理
5.2 輸入信號建模與仿真
5.2.1 工程實例需求
5.2.2 DPSK調製原理及信號特徵
5.2.3 DPSK信號傳輸模型及仿真
5.3 平方環的FPGA實現
5.3.1 改進的平方環原理
5.3.2 環路性能參數設計
5.3.3 帶通濾波器設計
5.3.4 頂層模塊的VHDL實現
5.3.5 帶通濾波器的VHDL實現
5.3.6 其他模塊的VHDL實現
5.3.7 FPGA實現後的仿真測試
5.4 同相正交環的FPGA實現
5.4.1 環路性能參數設計
5.4.2 低通濾波器VHDL實現
5.4.3 其他模塊的VHDL實現
5.4.4 頂層模塊的VHDL實現
5.4.5 FPGA實現後的仿真測試
5.4.6 同相支路的判決及碼型變換
5.5 判決反饋環的FPGA實現
5.5.1 環路性能參數設計
5.5.2 頂層模塊的VHDL實現
5.5.3 積分判決模塊的VHDL實現
5.5.4 FPGA實現後的仿真測試
5.6 小結

第6章 自動頻率控製的FPGA實現
6.1 自動頻率控製的概念
6.2 最大似然頻偏估計的FPGA實現
6.2.1 最大似然頻偏估計的原理
6.2.2 最大似然頻偏估計的MATLAB仿真
6.2.3 頻偏估計的FPGA實現方法
6.2.4 CORDIC核的使用
6.2.5 頂層文件的VHDL實現
6.2.6 頻偏估計模塊的VHDL實現
6.2.7 FPGA實現及仿真測試
6.3 基於FFT載頻估計的FPGA實現
6.3.1 離散傅裏葉變換
6.3.2 FFT算法原理及MATLAB仿真
6.3.3 FFT核的使用
6.3.4 輸入信號建模與MATLAB仿真
6.3.5 基於FFT載頻估計的VHDL實現
6.3.6 FPGA實現及仿真測試
6.4 FSK信號調製解調原理
6.4.1 數字頻率調製
6.4.2 FSK信號的MATLAB仿真
6.4.3 FSK相乾解調原理
6.4.4 AFC環解調FSK信號的原理
6.5 AFC環的FPGA實現
6.5.1 環路參數設計
6.5.2 頂層模塊的VHDL實現
6.5.3 鑒頻器模塊的VHDL實現
6.5.4 FPGA實現及仿真測試
6.6 小結

第7章 位同步技術的FPGA實現
7.1 位同步的概念及實現方法
7.1.1 位同步的概念
7.1.2 濾波法提取位同步
7.1.3 數字鎖相環位同步法
7.2 微分型位同步的FPGA實現
7.2.1 微分型位同步的原理
7.2.2 頂層模塊的VHDL實現
7.2.3 雙相時鍾信號的VHDL實現
7.2.4 微分鑒相模塊的VHDL實現
7.2.5 單穩觸發器的VHDL實現
7.2.6 控製及分頻模塊的VHDL實現
7.2.7 位同步形成及移相模塊的VHDL實現
7.2.8 FPGA實現及仿真測試
7.3 積分型位同步的FPGA實現
7.3.1 積分型位同步的原理
7.3.2 頂層模塊的VHDL實現
7.3.3 積分模塊的VHDL實現
7.3.4 鑒相模塊的VHDL實現
7.3.5 FPGA實現及仿真測試
7.4 改進位同步技術的FPGA實現
7.4.1 正交支路積分輸齣門限判決法
7.4.2 數字式濾波器法的工作原理
7.4.3 隨機徘徊濾波器的VHDL實現
7.4.4 隨機徘徊濾波器的仿真測試
7.4.5 改進的數字濾波器工作原理
7.4.6 改進濾波器的VHDL實現
7.5 小結

第8章 幀同步技術的FPGA實現
8.1 異步傳輸與同步傳輸的概念
8.1.1 異步傳輸的概念
8.1.2 同步傳輸的概念
8.1.3 異步傳輸與同步傳輸的區彆
8.2 起止式同步的FPGA實現
8.2.1 RS-232串口通信協議
8.2.2 頂層模塊的VHDL實現
8.2.3 時鍾模塊的VHDL實現
8.2.4 數據接收模塊的VHDL實現
8.2.5 數據發送模塊的VHDL實現
8.2.6 FPGA實現及仿真測試
8.3 幀同步碼組及其檢測原理
8.3.1 幀同步碼組的選擇
8.3.2 間隔式插入法的檢測原理
8.3.3 連貫式插入法的檢測原理
8.3.4 幀同步的幾種狀態
8.4 連貫式插入法幀同步的FPGA實現
8.4.1 實例要求及總體模塊設計
8.4.2 搜索模塊的VHDL實現及仿真
8.4.3 校核模塊的VHDL實現及仿真
8.4.4 同步模塊的VHDL實現及仿真
8.4.5 幀同步係統的FPGA實現及仿真
8.5 小結
參考文獻

前言/序言

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CPLD和FPGA的主要區彆是他們的係統結構。CPLD是一個有點限製性的結構。這個結構由一個或者多個可編輯的結果之和的邏輯組列和一些相對少量的鎖定的寄存器組成。這樣的結果是缺乏編輯靈活性，但是卻有可以預計的延遲時間和邏輯單元對連接單元高比率的優點。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結構卻復雜的多。

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