【正版现货】手把手教你设计CPU RISC-V处理器篇 胡振波 自制cpu自主设计书籍 pdf epub mobi txt 电子书 下载 2025

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胡振波 著

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• 胡振波
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店铺： 蓝墨水图书专营店

出版社： 人民邮电出版社

ISBN：9787115480521

商品编码：17207456013

《手把手教你设计CPU——RISC-V处理器篇》

胡振波 著

(2018年5月出版)

这本书讲什么？

 

《手把手教你设计CPU》以极为通俗易懂的语言对RISC-V架构进行了系统而全面地介绍，并且结合蜂鸟E200系列开源处理器核对CPU设计技术进行了深入浅出的讲解，图文并茂，生动活泼，体现了作者深厚的专业技能以及将专业知识进行通俗化表述的优秀能力。令人印象深刻的是，本书作者在对RISC-V架构进行介绍的过程中，加入了大量的背景知识解读以及个人注解，使得枯燥的专业知识变得非常易于理解，可以说是难能可贵。这是一本凝聚了作者多年所学的精心之作，非常值得一读，对于RISC-V架构在国内的传播也将具有巨大的推动作用。本书作为国内不可多得的介绍RISC-V的中文书籍，相信一定会成为该领域的经典之作。

 

这本书目录

 

第一部分  CPU与RISC-V综述

 

第1章  一文读懂CPU之三生三世    2

 

1.1 眼看他起高楼，眼看他宴宾客，眼看他楼塌了——CPU众生相    3

 

1.1.1  ISA——CPU的灵魂    4

 

1.1.2  CISC与RISC    5

 

1.1.3  32位与64位架构    6

 

1.1.4  ISA众生相    6

 

1.1.5  CPU的领域之分    10

 

1.2 ISA请扛起这口锅——为什么国产CPU尚未足够成功    12

 

1.2.1  MIPS系——龙芯和君正    12

 

1.2.2  x86系——北大众志、兆芯和海光    13

 

1.2.3  Power系——中晟宏芯    13

 

1.2.4  Alpha系——申威    14

 

1.2.5  ARM系——飞腾、华为海思、展讯和华芯通    14

 

1.2.6  背锅侠ISA    15

 

1.3 人生已是如此艰难，你又何必拆穿——CPU从业者的无奈    17

 

1.4 无敌是多么寂寞——ARM统治着的世界    18

 

1.4.1  独乐乐与众乐乐——ARM公司的盈利模式    18

 

1.4.2  小个子有大力量——无处不在的Cortex-M系列    21

 

1.4.3  移动王者——Cortex-A系列在手持设备领域的巨大成功    23

 

1.4.4  进击的巨人——ARM进军PC与服务器领域的雄心    25

 

1.5 东边日出西边雨，道是无晴却有晴——RISC-V登场    25

 

1.6 原来你是这样的“薯片”——ARM的免费计划    28

 

1.7 旧时王谢堂前燕，飞入寻常百姓家——你也可以设计自己的处理器    28

 

第2章  大道至简——RISC-V架构之魂    29

 

2.1 简单就是美——RISC-V架构的设计

 

哲学    30

 

2.1.1  无病一身轻——架构的篇幅    30

 

2.1.2  能屈能伸——模块化的

 

指令集    32

 

2.1.3  浓缩的都是精华——指令的数量    32

 

2.2 RISC-V指令集架构简介    33

 

2.2.1  模块化的指令子集    33

 

2.2.2  可配置的通用寄存器组    34

 

2.2.3  规整的指令编码    34

 

2.2.4  简洁的存储器访问指令    34

 

2.2.5  高效的分支跳转指令    35

 

2.2.6  简洁的子程序调用    36

 

2.2.7  无条件码执行    37

 

2.2.8  无分支延迟槽    37

 

2.2.9  零开销硬件循环    38

 

2.2.10  简洁的运算指令    38

 

2.2.11  优雅的压缩指令子集    39

 

2.2.12  特权模式    40

 

2.2.13  CSR寄存器    40

 

2.2.14  中断和异常    40

 

2.2.15  矢量指令子集    40

 

2.2.16  自定制指令扩展    41

 

2.2.17  总结与比较    41

 

2.3 RISC-V软件工具链    42

 

2.4 RISC-V和其他开放架构有何不同    44

 

2.4.1  平民英雄——OpenRISC    44

 

2.4.2  豪门显贵——SPARC    44

 

2.4.3  名校优生——RISC-V    45

 

第3章  乱花渐欲迷人眼——盘点RISC-V商业版本与开源版本    46

 

3.1 各商业与开源版本综述    47

 

3.1.1  Rocket Core（开源）    47

 

3.1.2  BOOM Core（开源）    49

 

3.1.3  Freedom SoC（开源）    50

 

3.1.4  LowRISC SoC（开源）    50

 

3.1.5  PULPino Core and SoC（开源）    50

 

3.1.6  PicoRV32 Core（开源）    51

 

3.1.7  SCR1 Core（开源）    51

 

3.1.8  ORCA Core（开源）    51

 

3.1.9  Andes Core（商业IP）    52

 

3.1.10  Microsemi Core（商业IP）    52

 

3.1.11  Codasip Core（商业IP）    53

 

3.1.12  蜂鸟E200 Core & SoC（开源）    53

 

3.2 总结    53

 

第4章  中国第一个开源RISC-V——蜂鸟E200系列超低功耗Core & SoC    54

 

4.1 与众不同的蜂鸟E200处理器    55

 

4.2 蜂鸟E200简介——蜂鸟虽小，

 

五脏俱全    56

 

4.3 蜂鸟E200型号系列    57

 

4.4 蜂鸟E200性能指标    58

 

4.5 蜂鸟E200配套SoC    59

 

4.6 蜂鸟E200配置选项    60

 

第二部分  手把手教你使用

 

Verilog设计CPU

 

第5章  先见森林，后观树木——蜂鸟E200设计总览和顶层介绍    65

 

5.1 处理器硬件设计概述    66

 

5.1.1  架构和微架构    66

 

5.1.2  CPU、处理器、Core和

 

处理器核    66

 

5.1.3  处理器设计和验证的特点    66

 

5.2 蜂鸟E200处理器核设计哲学    67

 

5.3 蜂鸟E200处理器核RTL代码风格

 

介绍    68

 

5.3.1  使用标准DFF模块例化生成

 

寄存器    68

 

5.3.2  推荐使用assign语法替代if-else和case语法    70

 

5.3.3  其他若干注意事项    71

 

5.3.4  小结    72

 

5.4 蜂鸟E200模块层次划分    72

 

5.5 蜂鸟E200处理器核源代码    73

 

5.6 蜂鸟E200处理器核配置选项    73

 

5.7 蜂鸟E200处理器核支持的RISC-V

 

指令子集    74

 

5.8 蜂鸟E200处理器流水线结构    74

 

5.9 蜂鸟E200处理器核顶层接口介绍    74

 

5.10 总结    77

 

第6章  流水线不是流水账——蜂鸟E200

 

               流水线介绍    78

 

6.1 处理器流水线概述    79

 

6.1.1  从经典的五级流水线说起    79

 

6.1.2  可否不要流水线——流水线和状态机的关系    81

 

6.1.3  深处种菱浅种稻，不深不浅种荷花——流水线的深度    81

 

6.1.4  向上生长——越来越深的

 

流水线    82

 

6.1.5  向下生长——越来越浅的

 

流水线    83

 

6.1.6  总结    83

 

6.2 处理器流水线中的乱序    83

 

6.3 处理器流水线中的反压    84

 

6.4 处理器流水线中的冲突    84

 

6.4.1  流水线中的资源冲突    84

 

6.4.2  流水线中的数据冲突    85

 

6.5 蜂鸟E200处理器的流水线    86

 

6.5.1  流水线总体结构    86

 

6.5.2  流水线中的冲突    87

 

6.6 总结    87

 

第7章  万事开头难吗——一切从取指令 开始    88

 

7.1 取指概述    89

 

7.1.1  取指特点    89

 

7.1.2  如何快速取指    90

 

7.1.3  如何处理非对齐指令    91

 

7.1.4  如何处理分支指令    92

 

7.2 RISC-V架构特点对于取指的简化    97

 

7.2.1  规整的指令编码格式    97

 

7.2.2  指令长度指示码放于低位    97

 

7.2.3  简单的分支跳转指令    98

 

7.2.4  没有分支延迟槽指令    100

 

7.2.5  提供明确的静态分支预测依据    100

 

7.2.6  提供明确的RAS依据    101

 

7.3 蜂鸟E200处理器的取指实现    101

 

7.3.1  IFU总体设计思路    102

 

7.3.2  Mini-Decode    103

 

7.3.3  Simple-BPU分支预测    105

 

7.3.4  PC生成    109

 

7.3.5  访问ITCM和BIU    111

 

7.3.6  ITCM    115

 

7.3.7  BIU    116

 

7.4 总结    116

 

第8章  一鼓作气，执行力是关键—— 执行    117

 

8.1 执行概述    118

 

8.1.1  指令译码    118

 

8.1.2  指令执行    118

 

8.1.3  流水线的冲突    119

 

8.1.4  指令的交付    119

 

8.1.5  指令发射、派遣、执行、写回的顺序    119

 

8.1.6  分支解析    121

 

8.1.7  小结    121

 

8.2 RISC-V架构特点对于执行的简化    122

 

8.2.1  规整的指令编码格式    122

 

8.2.2  优雅的16位指令    122

 

8.2.3  精简的指令个数    122

 

8.2.4  整数指令都是两操作数    123

 

8.3 蜂鸟E200处理器的执行实现    123

 

8.3.1  执行指令列表    123

 

8.3.2  EXU总体设计思路    123

 

8.3.3  译码    124

 

8.3.4  整数通用寄存器组    130

 

8.3.5  CSR寄存器    133

 

8.3.6  指令发射派遣    134

 

8.3.7  流水线冲突、长指令和OITF    139

 

8.3.8  ALU    145

 

8.3.9  高性能乘除法    157

 

8.3.10  浮点单元    158

 

8.3.11  交付    159

 

8.3.12  写回    159

 

8.3.13  协处理器扩展    160

 

8.3.14  小结    160

 

第9章  善始者实繁，克终者盖寡——交付    161

 

9.1 处理器交付、取消、冲刷    162

 

9.1.1  处理器交付、取消、冲刷简介    162

 

9.1.2  处理器交付常见实现策略    163

 

9.2 RISC-V架构特点对于交付的简化    164

 

9.3 蜂鸟E200处理器交付硬件实现    164

 

9.3.1  分支预测指令的处理    165

 

9.3.2  中断和异常的处理    168

 

9.3.3  多周期执行指令的交付    169

 

9.3.4  小结    169

 

第10章  让子弹飞一会儿——写回    170

 

10.1 处理器的写回    171

 

10.1.1  处理器写回功能简介    171

 

10.1.2  处理器写回常见策略    171

 

10.2 蜂鸟E200处理器的写回硬件实现    171

 

10.2.1  最终写回仲裁    172

 

10.2.2  OITF和长指令写回仲裁    174

 

10.2.3  小结    177

 

第11章  哈弗还是比亚迪—— 存储器架构    178

 

11.1 存储器架构概述    179

 

11.1.1  谁说处理器一定要有缓存    179

 

11.1.2  处理器一定要有存储器    180

 

11.1.3  ITCM和DTCM    182

 

11.2 RISC-V架构特点对于存储器访问指令的简化    183

 

11.2.1  仅支持小端格式    183

 

11.2.2  无地址自增自减模式    183

 

11.2.3  无“一次读多个数据”和“一次写多个数据”指令    183

 

11.3 RISC-V架构的存储器相关指令    184

 

11.3.1  Load和Store指令    184

 

11.3.2  Fence指令    184

 

11.3.3  “A”扩展指令    184

 

11.4 蜂鸟E200处理器存储器子系统硬件实现    185

 

11.4.1  存储器子系统总体设计思路    185

 

11.4.2  AGU    186

 

11.4.3  LSU    190

 

11.4.4  ITCM和DTCM    192

 

11.4.5  “A”扩展指令处理    195

 

11.4.6  Fence与Fence.I指令处理    200

 

11.4.7  BIU    202

 

11.4.8  ECC    202

 

11.4.9  小结    202

 

第12章  黑盒子的窗口——总线接口单元BIU    203

 

12.1 片上总线协议概述    204

 

12.1.1  AXI    204

 

12.1.2  AHB    204

 

12.1.3  APB    205

 

12.1.4  TileLink    205

 

12.1.5  总结比较    205

 

12.2 自定义总线协议ICB    206

 

12.2.1  ICB总线协议简介    206

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深入理解计算的基石：从零开始构建你的RISC-V处理器 这是一本面向对计算机底层原理充满好奇、渴望掌握处理器设计核心技术的读者而精心编写的指南。本书将带领你踏上一段激动人心的旅程，从最基本的逻辑门开始，逐步构建一个功能完整的RISC-V处理器。我们将抛弃那些“黑箱”式的抽象，深入到每一个指令的执行过程，让你真正理解CPU是如何工作的。 为何选择RISC-V？ 在众多处理器架构中，RISC-V以其开放、免费、模块化的特性脱颖而出，成为当前最受欢迎的处理器指令集架构（ISA）之一。它不受特定公司专利的限制，允许任何人自由地研究、设计、修改和生产基于RISC-V的处理器。这种开放性极大地促进了RISC-V生态系统的发展，使其在学术研究、嵌入式系统、高性能计算甚至通用计算领域都展现出强大的生命力。 对于处理器设计的初学者而言，RISC-V的简洁性和模块化更是巨大的优势。它定义了一套精简的核心指令集，这使得理解和实现整个处理器逻辑变得更加容易。同时，RISC-V允许用户根据自身需求扩展指令集，为设计定制化的处理器提供了极大的灵活性。本书将聚焦于RISC-V的核心指令集，为你打下坚实的处理器设计基础。 本书内容概览： 本书的内容设计遵循循序渐进的原则，确保读者能够扎实地掌握每个阶段的知识。我们将从最基础的数字逻辑概念讲起，逐步深入到复杂处理器设计的各个环节。 第一部分：数字逻辑基础回顾与准备 在正式进入处理器设计之前，我们需要回顾和巩固一些基本的数字逻辑知识。这部分内容将帮助你建立起处理数据和控制信号的基本概念。 二进制世界： 深入理解二进制数制、逻辑门（AND, OR, NOT, XOR等）及其真值表。我们将演示如何使用这些基本门构建更复杂的组合逻辑电路，如加法器、多路选择器等。 时序逻辑： 学习触发器（Flip-Flops）、寄存器（Registers）、计数器（Counters）等时序逻辑电路的概念。理解时钟信号在同步电路中的作用，以及如何用它们来存储和传递状态信息。 状态机： 学习有限状态机（FSM）的设计方法，包括摩尔状态机和米利状态机。理解如何用状态机来描述和控制复杂系统的行为，这对于设计处理器中的控制单元至关重要。 硬件描述语言（HDL）： 本书将主要使用Verilog HDL进行硬件描述和仿真。我们将介绍Verilog的基本语法，包括模块的定义、端口的声明、信号的赋值、always块的使用等，并结合实例演示如何用Verilog描述数字电路。 第二部分：RISC-V指令集架构剖析 在掌握了数字逻辑的基础后，我们将正式进入RISC-V的世界，详细剖析其指令集架构。 RISC-V ISA概述： 介绍RISC-V的历史、设计哲学以及其模块化特性。我们将重点关注RV32I基础整数指令集，它是所有RISC-V实现的基础。 指令格式： 详细讲解RISC-V的几种基本指令格式（R-type, I-type, S-type, B-type, U-type, J-type），理解每种格式的字段及其含义，以及如何编码各种指令。 指令集分类： 分门别类地介绍RISC-V的各类指令，包括： 算术逻辑指令： 如ADD, SUB, AND, OR, XOR等，理解它们如何对寄存器中的数据进行运算。 加载/存储指令： 如LW, SW, LH, SH, LB, SB等，理解它们如何与内存进行数据交互。 分支/跳转指令： 如BEQ, BNE, BLT, BGE, JAL, JALR等，理解它们如何改变程序的执行流程。 立即数指令： 如ADDI, ORI, XORI等，理解它们如何将立即数参与运算。 其他指令： 如AUIPC, LUI, ECALL, EBREAK等，理解它们在程序执行中的作用。 寄存器文件： 详细介绍RISC-V的32个通用寄存器（x0-x31），理解x0寄存器的特殊性，以及不同寄存器在ABI（Application Binary Interface）中的约定。 第三部分：处理器核心部件设计 这是本书的核心部分，我们将一步一步地设计一个功能完整的RISC-V处理器。我们将采用经典的五级流水线（取指、译码、执行、访存、写回）模型，这是一种广泛应用于现代处理器中的高效执行策略。 取指（Fetch）阶段： 程序计数器（PC）： 设计PC寄存器，负责存储下一条指令的地址。 指令存储器（Instruction Memory）： 模拟指令存储器，用于存储程序指令。 PC更新逻辑： 设计PC的更新逻辑，包括顺序执行、分支跳转以及异常处理时的PC更新。 译码（Decode）阶段： 指令译码器： 设计指令译码逻辑，根据指令的操作码（opcode）和功能码（funct3, funct7）识别具体的指令类型和操作。 寄存器文件读： 实现寄存器文件的读取功能，根据指令中的源寄存器地址，读取对应的寄存器值。 控制信号生成： 根据译码结果，生成控制单元所需的各种控制信号，如ALU操作码、寄存器写使能、内存读写使能等。 执行（Execute）阶段： 算术逻辑单元（ALU）： 设计ALU，实现加法、减法、逻辑运算、比较等功能。 立即数扩展： 实现立即数的符号扩展或零扩展，以便与寄存器值进行运算。 分支/跳转目标地址计算： 根据分支指令和跳转指令，计算下一条指令的跳转目标地址。 访存（Memory Access）阶段： 数据存储器（Data Memory）： 模拟数据存储器，用于存储和读取数据。 加载/存储操作处理： 实现加载指令（从内存读取数据到寄存器）和存储指令（将寄存器中的数据写入内存）的处理。 写回（Write Back）阶段： 寄存器文件写： 实现寄存器文件的写入功能，将ALU的计算结果或从内存读取的数据写入目标寄存器。 流水线数据通路设计： 将上述各个阶段的逻辑单元连接起来，形成完整的数据通路，实现指令在流水线中的流动。 第四部分：流水线优化与控制 为了提高处理器的执行效率，我们将进一步探讨流水线中的关键问题和优化策略。 流水线冒险： 结构冒险： 分析由于硬件资源冲突导致的结构冒险，并讨论如何通过资源复制等方式解决。 数据冒险： 详细讲解RAW（Read After Write）、WAR（Write After Read）、WAW（Write After Write）数据冒险。 数据冒险的解决方案： 气泡（Bubble/NOP）： 在流水线中插入空指令来延迟数据依赖。 转发（Forwarding/Bypassing）： 通过从较早的流水线阶段直接将结果转发到需要该数据的后续阶段，避免不必要的等待。 乱序执行（Out-of-Order Execution）： （简要介绍概念，本书主要聚焦于In-Order执行） 控制冒险： 分析分支指令导致的控制冒险，即在分支条件未确定时，可能取了错误的指令。 控制冒险的解决方案： 分支预测（Branch Prediction）： 介绍基本的静态和动态分支预测技术。 分支延迟槽（Branch Delay Slot）： （在RV32I中不强制要求，但可以作为一种概念介绍） 流水线控制单元设计： 设计一个更精细的控制单元，负责协调各个流水线阶段的工作，处理冒险，并生成必要的控制信号。 异常和中断处理： 介绍RISC-V的异常（Exceptions）和中断（Interrupts）机制，以及如何设计相应的处理逻辑（如ECALL, EBREAK指令的处理，以及中断向量的跳转）。 第五部分：仿真、验证与扩展 理论设计完成后，实践是检验和深化理解的最好方式。 使用仿真工具： 学习如何使用Verilog仿真工具（如ModelSim, QuestaSim, VCS等）来验证你设计的处理器。 编写测试程序： 编写简单的RISC-V汇编程序，用于测试处理器的各项功能，包括算术运算、数据传输、分支跳转等。 验证策略： 学习如何设计有效的测试用例和验证平台，确保处理器的正确性。 RISC-V生态系统简介： 简要介绍RISC-V的软件生态，如GCC工具链、Linux移植等，让你了解如何为自己设计的处理器编写和运行软件。 可能的扩展方向： 展望如何基于本书设计的RISC-V处理器进行扩展，例如： 添加浮点指令（F extension）。 添加原子指令（A extension）。 设计更深流水线或乱序执行。 与FPGA集成，实现物理上的处理器。 本书的特点： 理论与实践相结合： 本书不仅深入讲解处理器设计的理论知识，更强调通过Verilog HDL进行实际的电路设计和仿真。 循序渐进的学习路径： 从最基础的逻辑门到复杂的流水线处理器，内容安排逻辑清晰，难度逐步提升，适合不同基础的读者。 深入剖析RISC-V ISA： 详细解读RISC-V基础整数指令集，让你透彻理解每一条指令的工作原理。 五级流水线设计： 以经典的五级流水线模型为基础，系统讲解流水线设计、优化和冒险处理。 注重验证： 强调仿真和验证的重要性，帮助读者建立严谨的开发和测试习惯。 开放的生态系统视角： 介绍RISC-V的开放性和灵活性，激发读者对自主处理器设计的热情。 谁适合阅读本书？ 计算机科学、电子工程及相关专业的在校学生。 对计算机底层原理、CPU设计感兴趣的工程师和技术爱好者。 希望深入理解处理器工作机制，摆脱“黑箱”思维的开发者。 有一定数字逻辑和C语言基础，并希望学习硬件描述语言的读者。 对RISC-V架构有浓厚兴趣，并希望亲手设计一个RISC-V处理器的人。 通过本书的学习，你将不仅仅是“知道”CPU是如何工作的，更能“做到”设计一个CPU。你将获得宝贵的实践经验，为未来在计算机体系结构、嵌入式系统、FPGA开发等领域的深入研究和工作打下坚实的基础。让我们一起，从零开始，构建你的RISC-V处理器！

评分☆☆☆☆☆

让我印象深刻的是，作者在讲解过程中，非常注重实践的指导性。这本书不仅仅是理论的堆砌，它真正地将读者带入了“设计”这个动词本身。当我读到关于Verilog HDL的章节时，作者的讲解非常清晰，而且提供了大量的代码示例。这些代码不仅仅是片段，而是能够构成一个完整处理器的模块。作者会详细解释每一行代码的含义，以及它对应于硬件设计的哪一部分。更难能可贵的是，书中还提供了仿真和调试的建议，这对于初学者来说至关重要。我尝试着跟着书中的例子，搭建了一个简单的仿真环境，亲眼看到我的代码在仿真器里运行，指令被正确地执行，这给我带来了巨大的成就感。感觉自己不再是旁观者，而是真正参与到了CPU的设计过程中。

评分☆☆☆☆☆

阅读过程中，我感受到了作者对于RISC-V指令集深入浅出的理解。他能够将RISC-V的设计哲学，比如其精简指令集（RISC）的优势，以及开放标准的意义，用非常通俗易懂的语言阐述出来。我尤其欣赏他对RISC-V指令的分类和讲解，能够让我清晰地分辨出不同指令的用途，以及它们在处理器中是如何被高效地处理的。书中对于指令流水线的讲解，更是让我受益匪浅。从单周期到多周期，再到 Pipelining 的概念，作者层层递进，将原本复杂的流水线操作分解为一个个可控的步骤，并详细解释了其中的挑战，比如冒险（Hazard）的产生以及解决方法。这种细致入微的讲解，让我对现代处理器的内部工作原理有了更深层次的认识。

评分☆☆☆☆☆

初次拿到这本《RISC-V处理器设计实战》时，我最直观的感受就是它的实在与接地气。书名里的“手把手教你”绝非虚言，我一直觉得CPU设计是个高高在上、门槛极高的领域，但这本书的开篇就以一种非常友好的姿态，将复杂的概念拆解开来，一步步引导读者建立起基础认知。它不是那种上来就抛出大量晦涩术语的书，而是从最基本的数字逻辑原理讲起，将它们与CPU的构成紧密联系。我尤其欣赏它在讲解RISC-V指令集时，并没有仅仅罗列指令，而是结合了实际的应用场景，让你明白为什么会有这些指令，以及它们在处理器执行过程中扮演的角色。书中大量穿插的图示和伪代码，让抽象的逻辑变得可视化，我常常跟着书中的步骤，在自己的脑海里或者纸上画出数据流和控制流，感觉就像在搭建一个真实的积木模型。

评分☆☆☆☆☆

这本书最吸引我的地方在于，它将“自主设计”的理念贯穿始终。作者并没有止步于讲解现有的CPU设计，而是鼓励读者去思考如何根据自己的需求去定制和优化处理器。他在书中提出了一些开放性的思考题，引导读者去探索不同的设计思路和权衡。例如，在讨论不同指令集扩展的时候，作者会让你思考在特定应用场景下，选择哪些扩展会更有效率。这种培养独立思考和解决问题能力的设计，让我觉得这本书不仅仅是一本技术手册，更是一本“设计思维”的启蒙书。它让我明白，学习CPU设计，最终是为了能够“创造”，而不是仅仅“复刻”。我开始觉得，设计一个属于自己的CPU，或许并没有想象中那么遥不可及。

评分☆☆☆☆☆

这本书的循序渐进是我最为看重的一点。它并没有急于求成，而是像一位耐心的老师，确保你真正理解了前一步的内容，才会进入下一个环节。我特别喜欢它在引入RISC-V架构后，没有立刻就跳到复杂的流水线设计，而是先从一个非常简单的单周期处理器模型入手。通过这个基础模型，你可以清晰地看到指令的取指、译码、执行、访存和写回这五个基本阶段是如何协同工作的。然后，作者再逐步引入概念，比如时序逻辑、寄存器堆、ALU等关键组件的实现细节，并且会解释它们是如何被集成到处理器中的。每一次知识点的推进，都伴随着对前一阶段的巩固和提升。我觉得这种“小步快跑”的方式，大大降低了学习难度，让我这个初学者也能感受到掌握核心技术的乐趣，而不是被海量的信息淹没。