全新正版 Intel FPGA/CPLD设计 高级篇 王江宏,蔡海宁,颜远,王诚,吴继华 epub pdf mobi txt 电子书 下载 2024

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基本信息

书名：全新正版 Intel FPGA/CPLD设计 高级篇

定价：59.00元

作者：王江宏,蔡海宁,颜远,王诚,吴继华

出版社：人民邮电出版社

出版日期：2017-09-01

ISBN：9787115466785

字数：

页码：

版次：1

装帧：平装

开本：16开

商品重量：0.4kg

编辑推荐

Intel公司审校，Intel资-深FAE倾力打造，权-威的Intel器件类图书Intel公司推荐FPGA/CPLD培训教材深入讨论Intel FPGA/CPLD设计和优化技巧扫码下载所有实例的完整工程、源代码和使用说明文件

内容提要

本书作者凭借多年工作经验，深入地讨论了Intel FPGA/CPLD的设计和优化技巧。在讨论FPGA/CPLD设计指导原则的基础上，介绍了Intel FPGA器件的高-级应用；引-领读者学习逻辑锁定设计工具，详细讨论了时序约束与静态时序分析的方法；针对市场应用需求，分别介绍了SoC FPGA和OpenCL系统应用技术；结合实例讨论如何进行设计优化，介绍了Intel的可编程器件的高-级设计工具与系统级设计技巧。本书所有实例的完整工程、源代码和使用说明文件，都以云存储的方式存放在云端，读者可以通过扫描二维码的方式进行下载。本书可作为高等院校通信工程、电子工程、计算机、微电子与半导体等专业的教材，也可作为硬件工程师和IC工程师的实用工具书。

目录

章可编程逻辑设计指导原则1

1.1可编程逻辑基本设计原则1

1.1.1面积和速度的平衡与互换原则1

1.1.2硬件原则11

1.1.3系统原则13

1.1.4同步设计原则16

1.2可编程逻辑常用设计思想与技巧19

1.2.1乒乓操作19

1.2.2串并转换21

1.2.3流水线操作21

1.2.4异步时钟域数据同步22

1.3Altera推荐的Coding Style26

1.3.1Coding Style的含义27

1.3.2结构层次化编码（Hierarchical Coding）27

1.3.3模块划分的技巧（Design Partitioning）28

1.3.4组合逻辑的注意事项29

1.3.5时钟设计的注意事项32

1.3.6全局异步复位资源38

1.3.7判断比较语句case和if...else的优先级39

1.3.8使用Pipelining技术优化时序39

1.3.9模块复用与Resource Sharing39

1.3.10逻辑复制41

1.3.11香农扩展运算43

1.3.12信号敏感表45

1.3.13状态机设计的一般原则46

1.3.14Altera Megafunction资源的使用48

1.3.15三态信号的设计48

1.3.16加法树的设计49

1.4小结51

1.5问题与思考52

第2章Altera器件高级特性与应用53

2.1时钟管理53

2.1.1时序问题53

2.1.2锁相环应用60

2.2Arria10硬浮点数字信号处理模块69

2.2.1硬浮点DSP块介绍69

2.2.2Altera FPGA中浮点DSP实现的演进69

2.2.3硬浮点DSP的优势70

2.2.4Xilinx Ultrascale DSP48E274

2.3片外高速存储器74

2.3.1外部存储接口方案的关键特性74

2.3.2支持的存储标准75

2.3.3存储接口宽度75

2.3.4I/O管脚76

2.3.5外部存储接口IP支持类型76

2.3.6Arria10外部存储接口架构78

2.4Hybrid Memory Cube83

2.4.1存储带宽面临的挑战83

2.4.2HMC的优势84

2.4.3Altera HMC交互操作平台85

2.4.4Altera HMC路标87

2.4.5网络系统应用案例88

2.5Altera JESD204B Megacore90

2.5.1基本介绍90

2.5.2功能描述94

2.5.3Debug指导97

2.6高速串行收发器100

2.6.1Arria10 Transceiver概述100

2.6.2Transceiver设计流程104

2.6.3PLL和时钟网络107

2.6.4复位Transceiver通道112

2.6.5重配接口和动态重配115

2.6.6校准118

2.7小结119

2.8问题与思考119

第3章SoC FPGA嵌入式设计基础120

3.1SoC FPGA简介120

3.1.1SoC FPGA系列器件组合120

3.1.2SoC FPGA的工具和软件124

3.1.3SoC FPGA的生态系统124

3.2基于ARM Coretex A9 MPCore的硬件处理系统126

3.2.1硬核处理器系统框图与系统集成127

3.2.2Endian支持129

3.2.3HPS-FPGA桥接129

3.2.4HPS地址映射130

3.3Qsys系统集成工具131

3.3.1Qsys简介131

3.3.2在Qsys中例化硬核处理器系统组件132

3.4SoC嵌入式设计套装 (Embedded Design Suite)140

3.4.1SoC EDS介绍140

3.4.2Embedded Command Shell143

3.4.3ARM DS-5 AE143

3.4.4启动工具使用指南144

3.4.5硬件库（Hardware Library）145

3.4.6HPS Flash编程器146

3.4.7裸金属编译器147

3.4.8Linux软件开发工具147

3.5小结148

3.6问题与思考148

第4章时序约束与时序分析149

4.1时序约束与时序分析基础149

4.1.1周期与高频率150

4.1.2利用Quartus II工具分析设计152

4.1.3时钟建立时间155

4.1.4时钟保持时间156

4.1.5时钟输出延时156

4.1.6引脚到引脚的延迟157

4.1.7Slack157

4.1.8时钟偏斜158

4.1.9Quartus II 时序分析工具和优化向导158

4.2设置时序约束的常用方法159

4.2.1指定全局时序约束160

4.2.2指定个别时钟约束164

4.3高级时序分析172

4.3.1时钟偏斜172

4.3.2多时钟域174

4.3.3多周期约束174

4.3.4伪路径181

4.3.5修正保持时间违例183

4.3.6异步时钟域时序分析184

4.4小化时序分析185

4.5使用Tcl工具进行高级时序分析186

4.6TimeQuest简介187

4.7小结190

4.8问题与思考190

第5章设计优化191

5.1解读设计191

5.1.1内部时钟域192

5.1.2多周期路径和伪路径193

5.1.3I/O接口的时序要求194

5.1.4平衡资源的使用194

5.2设计优化的基本流程和编译195

5.2.1设计优化基本流程195

5.2.2编译的约束和设置196

5.2.3查看编译报告198

5.3资源利用优化200

5.3.1设计代码优化201

5.3.2资源重新分配201

5.3.3解决互连资源紧张的问题203

5.3.4逻辑综合面积优化203

5.3.5网表面积优化207

5.3.6寄存器打包209

5.3.7Quartus II中的资源优化顾问211

5.4I/O时序优化211

5.4.1执行时序驱动的编译211

5.4.2使用IOE中的触发器212

5.4.3可编程输入/输出延时215

5.4.4使用锁相环对时钟移相217

5.4.5其他I/O时序优化方法218

5.5高时钟频率优化219

5.5.1设计代码优化219

5.5.2逻辑综合速度优化225

5.5.3布局布线器设置227

5.5.4网表优化和物理综合228

5.5.5使用LogicLock对局部进行优化233

5.5.6位置约束、手动布局和反标注234

5.5.7Quartus II中的时序优化顾问235

5.6使用DSE工具优化设计236

5.6.1为什么需要DSE236

5.6.2什么是DSE，如何使用236

5.7如何减少编译时间238

5.8设计优化实例239

5.9小结242

5.10问题与思考243

第6章Altera OpenCL开发套件和其他高级工具244

6.1命令行与Tcl脚本244

6.1.1命令行脚本245

6.1.2Tcl脚本249

6.1.3使用命令行和Tcl脚本253

6.2DSP Builder工具254

6.2.1DSP Builder设计流程254

6.2.2与SOPC Builder一起构建系统258

6.3Altera OpenCL软件开发套件259

6.3.1OpenCL基本介绍259

6.3.2OpenCL架构260

6.3.3AOCL的安装和应用264

6.3.4AOCL FPGA编程267

6.4小结272

6.5问题与思考272

第7章FPGA系统级设计技术273

7.1信号完整性及常用I/O电平标准273

7.1.1信号完整性273

7.1.2单端标准278

7.1.3差分标准282

7.1.4伪差分标准285

7.1.5片上终端电阻285

7.2电源完整性设计286

7.2.1电源完整性286

7.2.2同步翻转噪声287

7.2.3非理想回路290

7.2.4低阻抗电源分配系统293

7.3功耗分析和热设计297

7.3.1功耗的挑战297

7.3.2FPGA的功耗297

7.3.3热设计299

7.4SERDES与高速系统设计301

7.4.1SERDES的基本概念302

7.4.2Altera Stratix IV GX中SERDES的基本结构305

7.4.3典型高速系统应用框图举例311

7.4.4高速PCB设计注意事项315

7.5小结317

7.6问题与思考318

作者介绍

王诚：西安电子科技大学/通信与电子信息系统/硕士 高-级工程师 Lattice公司中国区总经理，工作经验丰富研究领域：扩频通信、CDMA通信、3G基带设计、FPGA/数字ASIC设计、优化、验证取得成果：两项WCDMA实现技术发明人，在一级期刊上发表多篇CDMA技术论文，发表数篇外FPGA/ASIC设计技术研讨会论文，编写图书《FPGA/CPLD设计工具──Xilinx ISE 使用详解》、《Altera FPGA/CPLD设计（基础篇）》、《Altera FPGA/CPLD设计（高-级篇）》 王江宏 西北工业大学 通信与信息系统专业 硕士研究生 毕业后先后加入中兴通讯 上海贝尔 Altera Intel工作 主要从事无线通信设备技术研发， FPGA ARM技术支持。

文摘

序言

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