低功耗CMOS逐次逼近型模數轉換器 pdf epub mobi txt 電子書 下載 2025

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硃樟明，楊銀堂 著

齣版社： 科學齣版社

ISBN：9787030454102

版次：1

商品編碼：11768636

包裝：平裝

開本：32開

齣版時間：2015-09-01

頁數：236

正文語種：中文

內容簡介

《低功耗CMOS逐次逼近型模數轉換器》係統介紹瞭低功耗CMOSSARA/D轉換器設計所涉及的一些關鍵設計問題，包括體係結構、高層次模型、電容開關時序、關鍵電路技術、低壓模擬電路、電容陣列布局等，對想深入低功耗CMOS混閤信號集成電路設計的設計人員和研究人員具有很強的指導意義和實用性。《低功耗CMOS逐次逼近型模數轉換器》所提齣的體係結構、電容開關時序及高層次模型、關鍵電路模塊都是經過流片驗證或Spice仿真驗證的，可以直接供讀者參考。《低功耗CMOS逐次逼近型模數轉換器》還介紹當前最新的流水綫SARA/D轉換設計技術和可配置A/D轉換器設計技術，是當前國外低功耗CMOS混閤信號集成電路的前沿研究內容。

目錄

前言
緒論
0.1 SARA／D轉換器的研究進展
0.2 本書的主要內容
參考文獻

第1章 SARA／D轉換器設計基礎
1.1 SARA／D轉換器的工作原理
1.2 電荷再分配D／A轉換電路
1.2.1 二進製權重電容D／A轉換器
1.2.2 分段式電容D／A轉換器
1.2.3 c.2 c式電容D／A轉換器
1.3 SARA／D轉換器的性能指標
1.3.1 靜態特性參數
1.3.2 動態特性參數
參考文獻

第2章 低功耗SARA，D轉換器關鍵設計技術
2.1 高效電容開關時序
2.1.1 傳統電容開關時序
2.1.2 節能電容開關時序
2.1.3 單調電容開關時序
2.1.4 Mbased電容開關時序
2.1.5 開關功耗分析
2.2 CMOS比較器
2.2.1 基本動態鎖存比較器
2.2.2 雙尾電流型動態鎖存比較器
2.2.3 動態比較器的失調
2.2.4 動態比較器的噪聲
2.3 SAR控製實現技術
2.3.1 傳統的SAR控製邏輯
2.3.2 SAR動態邏輯實現技術
參考文獻

第3章 低功耗SARA／D轉換器
3.1 一種10位1.0V300kS／sSARA／D轉換器
3.1.1 10位SARA／D轉換器結構
3.1.2 基於電容拆分技術的％M.based電容開關時序
3.1.3 自舉開關
3.1.4 動態比較器
3.1.5 基於動態邏輯的SAR控製技術
3.1.6 版圖設計
3.1.7 SARA／D轉換器測試
3.2 10位20kS／s0.6 V超低功耗SARA／D轉換器
3.2.1 10位SARADC的係統結構
3.2.2 新型低功耗DAC電容開關時序
3.2.3 自舉開關
3.2.4 SAR動態邏輯
3.2.5 實驗結果
3.3 一種8位0.3 5V10kS／s低功耗SARA／D轉換器
3.3.1 8位SARA／D轉換器結構
3.3.2 基於電容拆分技術的新型電容開關時序
3.3.3 低漏電、低失真自舉開關
3.3.4 襯底驅動全動態比較器
3.3.5 DAC陣列中的電容驅動開關
3.3.6 低漏電SAR控製邏輯
3.3.7 測試結果與討論
參考文獻

第4章 高精度SARA／D轉換器
4.1 高精度SARA／D轉換器的校準技術
4.1.1 模擬自校準技術
4.1.2 基於SplitADC的數字校準技術
4.2 SARA／D轉換器的電容失配和SplitADCLMS數字校準
4.2.1 16位SARA／D轉換器的基本結構
4.2.2 寄生電容和電容失配
4.2.3 基於SplitADC的LMS數字校準原理
4.2.4 基於SplitADC的LMS數字校準高層次建模
4.3 基於splitADcLMs數字校準技術的16位sARA／D轉換器
4.3.1 基本工作原理
4.3.2 關鍵模塊電路
4.3.3 仿真結果
4.4 基於Sub-radix.2 的SARA／D轉換器數字校準算法
4.4.1 SARA／D轉換器的廣義碼域綫性均衡器
4.4.2 DAC：失配誤差的數字可校準性
4.4.3 基於Sub-radix一2的SARA／[）轉換器
4.5 基於擾動數字校準的16位SAR～D轉換器
4.5.1 基於擾動的數字校準原理
4.5.2 16位1MS／sSARA／D轉換器
參考文獻

第5章 高速SARA，D轉換器
5.1 一種8位／10位可配置高速異步SARA／D轉換器
5.1.1 可配置SARA／D轉換器結構
5.1.2 電容DAC
5.1.3 高速比較器
5.1.4 異步SAR控製技術
5.1.5 A／D轉換器仿真結果
5.2 一種8位208MS／sSAR～D轉換器
5.2.1 高速采樣開關
5.2.2 高速可校準比較器
5.2.3 終端電容復用
5.2.4 校準位和邏輯控製
5.2.5 仿真結果
5.3 一種8位660MS／s異步SARA／D轉換器
5.3.1 異步時鍾産生電路
5.3.2 預置位技術
5.3.3 整體電路工作過程和邏輯控製
5.3.4 仿真結果
5.4 8位2.0GS／s時域交織SARA／D轉換器
5.4.1 時域交織A／D轉換器的誤差分析
5.4.2 基於模擬延遲鎖相環的時鍾産生器
5.4.3 子通道SARA／D轉換器架構與開關電容陣列
5.4.4 仿真結果
參考文獻

第6章 高速流水綫SARA，D轉換器
6.1 流水綫SARA／D轉換器基本原理
6.1.1 流水綫SARA／D轉換器的基本結構
6.1.2 SAR輔助型MDAC的工作原理
6.1.3 SAR輔助型：MDAC設計考慮
6.2 一種12位50MS／s流水綫SARA／D轉換器
6.2.1 係統結構
6.2.2 流水綫SARA／D轉換器的誤差分析
6.2.3 係統結構優化
6.2.4 SAR輔助型MDAC電路
6.2.5 增益自舉運算放大器
6.2.6 第二級SAR.A／D轉換器
6.2.7 內部時鍾産生電路
6.2.8 自舉開關電路
6.2.9 流片測試結果
6.3 一種基於過零檢測的10位50MS／s流水綫SAR～D轉換器
6.3.1 基於過零檢測器的開關電容電路
6.3.2 基於過零檢測器的流水綫SARA／D轉換器的非理想效應
6.3.3 基於過零檢測器的流水綫SARA／D轉換器係統設計
6.3.4 關鍵模塊電路
6.3.5 仿真結果
參考文獻

第7章 可配置循環型CMOSA，D轉換器
7.1 係統結構
7.1.1 循環型A／D轉換器基本原理
7.1.2 6～12位可配置低功耗循環型A／D轉換器係統結構
7.1.3 冗餘數字校準
7.1.4 多工作模式設計
7.2 關鍵模塊電路
7.2.1 采樣保持電路基本原理
7.2.2 餘量增益電路
7.2.3 可配置CMOS運算放大器
7.2.4 動態比較器
7.2.5 非交疊時鍾産生模塊
7.3 整體性能仿真和版圖布局
7.3.1 動態性能仿真結果
7.3.2 功耗仿真
7.3.3 版圖布局
參考文獻

前言/序言

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