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集成電路靜態時序分析與建模
定價： ￥79.00 作者：- I S B N ：978-7-111-53777-9
- 條碼書號：9787111537779
- 上架日期：2016-7-7
- 齣版日期：2016-7-1
- 版 次：1-1
- 齣 版 社：
- 叢 書 名：
- 頁 數：312
目 錄
前 言
第1章 引論 1
1.1 集成電路發展史簡介 1
1.2 國內集成電路的發展現狀 2
1.3 國際集成電路的發展態勢 4
1.4 靜態時序分析技術 4
1.4.1 靜態時序分析簡介 4
1.4.2 靜態時序分析背景 4
1.4.3 靜態時序分析的優缺點 5
1.5 主流靜態時序分析與建模工具介紹 6
第2章 靜態時序分析的基礎知識 9
2.1 邏輯門單元 9
2.2 門單元的時序計算參數 10
2.3 時序單元相關約束 12
2.4 時序路徑 14
2.5 時鍾特性 17
2.6 時序弧 19
2.7 PVT環境 24
2.8 時序計算單位 28
第3章 單元庫時序模型 29
3.1 基本時序模型簡介 29
3.2 Synopsys工藝庫模型 33
3.3 延時計算模型 38
3.4 互連綫計算模型 45
3.4.1 互連綫計算模型 45
3.4.2 綫負載時序模型 47
3.5 引腳電容值的計算 49
3.6 功耗模型的計算 50
3.7 時序信息建模基本方法 51
第4章 時序信息庫文件 54
4.1 非綫性延時模型 54
4.1.1 庫組 54
4.1.2 因子 57
4.1.3 輸入電壓組 59
4.1.4 輸齣電壓組 59
4.1.5 功耗查找錶模闆組 59
4.1.6 操作條件組 60
4.1.7 綫負載組 60
4.1.8 延時查找錶模闆組 61
4.1.9 單元組 62
4.1.10 引腳組 64
4.1.11 觸發器組 67
4.1.12 邏輯狀態錶組 68
4.1.13 電源引腳組 69
4.1.14 延時組 69
4.1.15 單元上拉延時組 70
4.1.16 單元下拉延時組 71
4.1.17 上拉轉換組 71
4.1.18 下拉轉換組 72
4.1.19 上拉約束組 72
4.1.20 下拉約束組 73
4.1.21 內部功耗組 73
4.1.22 啞閾漏流功耗組 74
4.2 復閤電流源延時模型 75
4.2.1 輸齣電流查找錶模闆組 75
4.2.2 輸齣上拉電流組 75
4.2.3 輸齣下拉電流組 76
4.2.4 嚮量組 76
4.2.5 接收電容組 77
第5章 靜態時序分析的基本方法 79
5.1 時序圖 79
5.2 時序分析策略 80
5.3 時序路徑延時計算方法 81
5.4 時序路徑的分析方法 83
5.5 時序路徑分析模式 88
5.5.1 單一分析模式 90
5.5.2 好-壞分析模式 91
5.5.3 芯片變化相關分析模式 94
5.6 時序減免 96
5.7 其他芯片變化相關分析模式 98
5.8 時鍾路徑悲觀移除 103
5.9 時序優化 105
第6章 時序約束 107
6.1 時鍾約束 107
6.1.1 創建時鍾 107
6.1.2 生成時鍾 111
6.1.3 虛擬時鍾 114
6.1.4 小時鍾脈寬 116
6.2 I/O延時約束 117
6.3 I/O環境建模約束 119
6.4 時序例外 121
6.5 恒定狀態約束 125
6.6 屏蔽時序弧 126
6.7 時序設計規則約束 127
第7章 串擾噪聲 129
7.1 噪聲的定義 129
7.2 噪聲的來源 130
7.3 噪聲惡化的原因 133
7.4 噪聲的體現形式 134
7.5 噪聲相互作用形式 135
7.6 NLDM噪聲模型的計算 136
7.7 噪聲延時計算方法 141
7.8 時間窗口 143
7.9 優化噪聲的物理方法 145
7.10 CCS噪聲模型 148
第8章 單元時序建模實戰 153
8.1 時序信息提取實現 153
8.1.1 時序信息特徵化實現流程 153
8.1.2 時序信息特徵化數據準備 154
8.1.3 標準單元時序信息提取 158
8.2 SiliconSmart工具的使用流程簡介 162
8.3 時序信息提取內容 163
第9章 靜態時序分析實戰（ETS篇） 170
9.1 靜態時序分析的基本流程 170
9.2 建立靜態時序分析的工作環境 171
9.3 靜態時序分析實現 174
9.3.1 建立時間分析 174
9.3.2 保持時間分析 192
9.3.3 時序設計規則分析 201
9.3.4 時序違反修復 204
第10章 Tcl腳本編程 207
10.1 Tcl語法 207
10.1.1 命令格式 207
10.1.2 替換 209
10.1.3 雙引號和花括號 211
10.1.4 注釋 211
10.2 數據結構 212
10.2.1 簡單變量 212
10.2.2 數組 212
10.3 錶達式 212
10.3.1 操作數 213
10.3.2 運算符和優先級 213
10.3.3 數學函數 214
10.3.4 列錶集閤 215
10.4 控製流 219
10.4.1 if命令 219
10.4.2 循環命令 220
10.5 eval命令 223
10.6 source命令 223
10.7 過程 223
10.7.1 過程定義和返迴值 224
10.7.2 局部變量和全局變量 224
10.7.3 默認參數和可變個數參數 225
10.8 引用 226
10.9 字符串操作 228
10.10 文件訪問 234
10.10.1 文件名 234
10.10.2 基本文件輸入/輸齣命令 234
第11章 Tcl腳本編程應用實例（PT篇） 237
11.1 get_failing_paths_high_slew 237
11.2 get_interclock_skew 241
11.3 report_unclocked 244
11.4 get_buffers 248
11.5 get_ports_edge_sense 255
11.6 report_clock_endpoint_skew 260
11.7 report_violations 264
11.8 eco_fix_violations 271
附錄 290
參考文獻313
CMOS集成電路後端設計與實戰
定價： ￥69.00 作者：- I S B N ：978-7-111-51440-4
- 條碼書號：9787111514404
- 上架日期：2015-9-25
- 齣版日期：2015-9-1
- 版 次：1-1
- 齣 版 社：
- 叢 書 名：
目 錄
前言
第1章 引論 1
1.1 集成電路發展史簡介 1
1.2 國內集成電路發展現狀 2
1.3 國際集成電路發展趨勢 4
第2章 集成電路後端設計方法 5
2.1 集成電路後端設計 5
2.2 後端全定製設計方法 5
2.2.1 後端全定製設計流程介紹 6
2.2.2 主流後端全定製設計工具介紹 6
2.2.3 後端全定製設計小結 13
2.3 後端半定製設計方法 13
2.3.1 後端半定製設計流程介紹 13
2.3.2 主流後端半定製設計工具介紹 14
2.3.3 後端半定製設計小結 21
第一部分 後端全定製設計及實戰
第3章 後端全定製設計之標準單元設計技術 24
3.1 設計標準單元庫的重要性 24
3.2 標準單元設計技術 25
3.2.1 標準單元的基本介紹 25
3.2.2 標準單元的基本類型 27
3.2.3 標準單元庫提供的數據 29
3.2.4 標準單元設計參數 29
3.3 標準單元設計流程 39
3.3.1 方案設計 40
3.3.2 標準單元電路及版圖設計 43
3.3.3 標準單元庫版圖和時序信息的提取 45
3.3.4 庫模型與庫文檔生成 47
3.3.5 設計工具流程驗證 48
3.3.6 測試電路設計及工藝流片驗證 49
3.4 標準單元設計需要的數據 49
3.5 標準單元設計EDA工具 50
第4章 後端全定製設計之標準單元電路設計技術 51
4.1 CMOS工藝數字電路實現結構 51
4.1.1 靜態電路實現結構 51
4.1.2 僞NMOS電路實現結構 52
4.1.3 傳輸管與傳輸門電路 53
4.1.4 動態電路實現結構 54
4.1.5 高扇入邏輯電路的實現結構 55
4.2 CMOS數字電路優化 60
4.3 標準單元庫中幾種時序單元介紹 61
4.3.1 C2MOS觸發器 62
4.3.2 真單相觸發器 62
4.3.3 脈衝觸發器 63
4.3.4 數據流觸發器 64
第5章 後端全定製設計之標準單元電路設計實戰 65
5.1 電路設計流程 65
5.2 時序單元HLFF的電路設計 65
5.2.1 建立庫及電路設計環境 65
5.2.2 Vituoso Schematic Composer使用基礎 68
5.2.3 時序單元HLFF電路實現 69
5.2.4 時序單元HLFF電路元件的産生 70
5.2.5 時序單元HLFF電路網錶輸齣 71
5.3 時序單元HLFF的電路仿真 72
5.3.1 設置帶激勵輸入的仿真電路圖 73
5.3.2 使用Virtuoso Spectre Circuit Simulator進行電路仿真 74
第6章 後端全定製設計之標準單元版圖設計技術 80
6.1 基本CMOS工藝流程 80
6.2 基本版圖層 82
6.2.1 NMOS/PMOS晶體管的版圖實現 83
6.2.2 串聯晶體管的版圖實現 83
6.2.3 並聯晶體管的版圖實現 84
6.2.4 CMOS反相器的版圖實現 85
6.2.5 緩衝器的版圖實現 85
6.2.6 CMOS二輸入與非門和或非版圖實現 86
6.3 版圖設計規則 87
6.4 版圖設計中晶體管布局方法 93
6.4.1 基本歐拉路徑法 94
6.4.2 歐拉路徑法在動態電路中的應用 95
6.4.3 晶體管尺寸對版圖的影響 97
6.5 標準單元版圖設計的基本指導 97
6.5.1 優化設計標準單元 98
6.5.2 標準單元PIN腳的設計 100
第7章 後端全定製設計之標準單元版圖設計實戰 104
7.1 版圖設計流程 104
7.2 時序單元HLFF版圖實現 105
7.2.1 建立項目庫及版圖設計環境 105
7.2.2 Vituoso Layout Editor使用基礎 106
7.2.3 時序單元HLFF版圖實現 111
7.2.4 時序單元HLFF版圖GDS輸齣 115
7.3 版圖設計規則檢查 116
7.3.1 執行版圖設計規則檢查 116
7.3.2 基於版圖設計規則結果的調試 119
7.4 版圖與電路等價性檢查 120
7.4.1 執行版圖與電路等價性檢查 120
7.4.2 基於版圖與電路等價性檢查結果的調試 124
7.5 版圖寄生參數提取 126
第8章 後端全定製設計之標準單元特徵化技術 129
8.1 標準單元時序模型介紹 129
8.1.1 基本的時序模型歸納 129
8.1.2 時序信息建模方法 130
8.1.3 時序信息文件基本內容 131
8.2 標準單元物理格式LEF介紹 136
8.2.1 LEF文件中重要參數詳細說明 136
8.2.2 LEF文件全局設置 139
8.2.3 LEF文件中工藝庫物理信息設置 139
8.2.4 LEF文件中單元庫物理信息設置 142
8.2.5 LEF對應的圖形視圖 144
第9章 後端全定製設計之標準單元特徵化實戰 145
9.1 時序信息提取實現 145
9.1.1 時序信息特徵化的實現流程 145
9.1.2 時序信息特徵化的數據準備 146
9.1.3 標準單元HLFF的時序信息特徵化 149
9.1.4 SiliconSmart工具流程介紹 155
9.2 物理信息抽象化實現 155
9.2.1 物理信息抽象化實現流程 156
9.2.2 建立物理信息抽象化工作環境 156
9.2.3 標準單元HLFF的物理信息抽象化 161
9.2.4 版圖抽象化後LEF數據輸齣 174
第二部分 後端半定製設計及實戰
第10章 後端半定製設計之物理實現技術 178
10.1 半定製物理實現工程師應該具備的能力 178
10.2 半定製物理實現流程 179
10.3 半定製物理實現使用的EDA工具 181
10.4 半定製物理實現需要的數據 182
10.5 布局規劃 182
10.6 電源規劃 188
10.6.1 電壓降與電遷移 188
10.6.2 電源規劃前的功耗預估方法 193
10.6.3 電源條帶的基本設置方法 194
10.6.4 電源環的基本設置方法 197
10.6.5 電源網絡分析的基本方法 197
10.7 時鍾樹的實現 199
10.7.1 常見時鍾網絡的實現方法 199
10.7.2 時鍾樹的綜閤策略 201
10.7.3 時鍾樹的基本性能參數 202
10.7.4 時鍾樹的綜閤流程 205
10.7.5 門控時鍾 209
10.7.6 時鍾樹優化基本指導 210
10.8 布綫 214
10.8.1 天綫效應 214
10.8.2 串擾噪聲 220
10.8.3 數模混閤信號綫走綫的基本方法 224
10.9 ECO 226
第11章 後端半定製設計之Open-SparcT1-FPU布局布綫實戰 229
11.1 布局布綫的基本流程 229
11.2 布局布綫工作界麵介紹 230
11.3 建立布局布綫工作環境 231
11.4 布局布綫實現 236
11.4.1 芯片布局 236
11.4.2 電源網絡實現 238
11.4.3 自動放置標準單元 244
11.4.4 時鍾樹綜閤 247
11.4.5 布綫 252
11.4.6 芯片版圖完整性實現 256
11.4.7 布局布綫數據輸齣 259
第12章 後端半定製設計之Open-SparcT1-FPU電壓降分析實戰 262
12.1 電壓降分析的基本流程 262
12.2 建立電壓降分析的工作環境 262
12.3 電壓降分析實現 266
12.3.1 設置電源網格庫 266
12.3.2 功耗計算 269
12.3.3 電壓降分析 271
第三部分 靜態時序分析及實戰
第13章 靜態時序分析技術 278
13.1 靜態時序分析介紹 278
13.1.1 靜態時序分析背景 278
13.1.2 靜態時序分析優缺點 279
13.2 靜態時序分析基本知識 280
13.2.1 CMOS邏輯門單元時序參數 280
13.2.2 時序模型 281
13.2.3 互連綫模型 282
13.2.4 時序單元相關約束 283
13.2.5 時序路徑 284
13.2.6 時鍾特性 287
13.2.7 時序弧 289
13.2.8 PVT環境 292
13.3 串擾噪聲 293
13.3.1 串擾噪聲惡化原因 293
13.3.2 串擾噪聲的體現形式 294
13.3.3 串擾噪聲相互作用形式 295
13.3.4 時間窗口 296
13.4 時序約束 298
13.4.1 時鍾約束 298
13.4.2 I/O延時約束 308
13.4.3 I/O環境建模約束 309
13.4.4 時序例外 311
13.4.5 恒定狀態約束 315
13.4.6 屏蔽時序弧 316
13.4.7 時序設計規則約束 317
13.5 靜態時序分析基本方法 318
13.5.1 時序圖 318
13.5.2 時序分析策略 320
13.5.3 時序路徑延時的計算方法 321
13.5.4 時序路徑的分析方法 323
13.5.5 時序路徑分析模式 327
第14章 靜態時序分析實戰 339
14.1 靜態時序分析基本流程 339
14.2 建立靜態時序分析工作環境 339
14.3 靜態時序分析實現 343
14.3.1 建立時間分析 344
14.3.2 保持時間分析 360
14.3.3 時序設計規則分析 369
14.3.4 時序違反修復 371
參考文獻 374
用戶評價
我一直對硬件底層的工作原理非常著迷，特彆是那些讓芯片內部數百萬甚至數十億晶體管協同工作的細節。這套書的標題立刻吸引瞭我，特彆是“集成電路靜態時序分析與建模”和“CMOS集成電路後端設計與實戰”這兩個部分。在我看來，STA是衡量芯片性能的標尺，而後端設計則是將設計師的意圖轉化為實際物理實體的橋梁。 關於靜態時序分析，我期望書中能不僅僅停留在理論層麵，而是能夠深入講解其背後的數學模型和算法。例如，如何精確地建模信號延遲，如何處理時鍾抖動（Jitter）和占空比失真（Duty Cycle Distortion）的影響，以及如何對時序路徑進行分類和優化。我尤其關注的是，書中是否會提供如何設置各種時序約束的實用技巧，以及如何利用STA工具（如Synopsys PrimeTime）來發現並解決時序違例。在實際項目開發中，時序收斂往往是最大的挑戰之一，一本好的參考書應該能夠提供清晰的思路和有效的解決方案。
評分在CMOS集成電路後端設計方麵，我期待書中能夠深入講解從邏輯網錶到物理版圖的轉化過程。這包括布局（Placement）、布綫（Routing）、時鍾樹綜閤（CTS）以及物理驗證（DRC/LVS）。我希望書中能提供關於不同布局策略的比較，如何優化布綫以減小信號延遲和串擾，以及如何設計低功耗、高性能的時鍾樹。尤其希望書中能夠包含一些實際的工具操作指導，並結閤具體的項目案例，來幫助讀者掌握後端設計的核心技能。
評分緊接著，我還會仔細閱讀有關CMOS集成電路後端設計的章節。後端設計是整個IC設計流程中，將邏輯電路轉化為物理版圖的關鍵階段，它決定瞭芯片的麵積、功耗和性能的最終實現。我非常希望能在這部分內容中找到關於布局（Placement）、布綫（Routing）和時鍾樹綜閤（CTS）的詳細講解。好的布局和布綫，不僅能保證信號的完整性和速度，還能有效地減小芯片麵積，降低功耗。而時鍾樹綜閤，更是決定瞭時鍾信號在芯片內部的傳播延遲和偏差，對整個芯片的時序性能有著決定性的影響。如果書中能夠提供實際的工具使用指導，比如Cadence Virtuoso、Synopsys IC Compiler等，並結閤具體的項目案例，那將極大地提升讀者的實踐能力。我特彆關心的是，書中是否會涉及一些高級的後端設計技巧，比如如何處理信號完整性問題，如何進行功耗感知布局布綫，以及如何優化設計以滿足特定的製造工藝要求。
評分作為一名對集成電路設計充滿熱情的學習者，我一直在尋找能夠提供深入洞察和實用指導的資源。這套書的標題，尤其是“集成電路靜態時序分析與建模”和“CMOS集成電路後端設計與實戰”，立刻吸引瞭我的注意。 我希望在靜態時序分析的部分，能夠看到關於時序分析理論的詳盡闡述，例如時序路徑的定義、時序約束的設置方法、時序違例的類型和産生原因，以及如何利用STA工具（如Synopsys PrimeTime）進行分析和優化。我特彆關注如何對復雜設計中的時序進行建模，包括如何準確地提取和計算各種延遲，以及如何處理時鍾域交叉（CDC）等復雜場景。
評分我一直對集成電路設計領域充滿好奇，尤其是那些能夠讓微小的芯片完成復雜功能的背後原理。當我在書店翻閱到這套書時，瞬間就被它沉甸甸的份量和厚實的封麵吸引住瞭。我尤其關注的是靜態時序分析（STA）和CMOS後端設計這兩個部分。 首先，關於靜態時序分析，我一直覺得這是數字集成電路設計中一個至關重要的環節，它直接關係到芯片的性能和可靠性。一本好的STA書籍，不僅僅是羅列公式和理論，更應該能夠清晰地解釋STA的原理，比如時序路徑的定義、時序約束的設置、時序違例的檢測和修復等。我期待書中能夠通過大量的實例，一步步地引導讀者理解如何建立精確的時序模型，如何運用STA工具進行分析，以及如何根據分析結果優化設計。尤其是在復雜的SoC設計中，時序的挑戰會成倍增加，如何有效地管理和控製時序，是每個IC工程師都必須掌握的技能。這本書如果能在這方麵提供深入的見解，比如講解時鍾域交叉（CDC）的時序問題，以及如何處理低功耗設計中的時序約束，那將是非常有價值的。
評分對於我這樣一名渴望深入瞭解集成電路設計細節的讀者來說，一本關於靜態時序分析和CMOS後端設計的書，能夠解答我心中許多睏惑。靜態時序分析（STA）部分，我希望看到關於如何構建精確的時序模型，如何理解和設定各種時序約束，以及如何有效地進行時序收斂的詳細講解。 我一直覺得，STA不僅僅是工具的使用，更是對芯片時序行為的深刻理解。如果書中能深入剖析時序路徑的分析方法，比如如何計算關鍵路徑延遲，如何考慮各種工藝角和工作電壓的影響，以及如何利用STA工具進行深入的時序仿真和時序優化，那將極大地提升我的理論和實踐能力。我尤其期待書中能夠涵蓋一些高級的時序分析主題，比如時鍾域交叉（CDC）的處理，低功耗設計中的時序約束，以及如何進行統計時序分析（SSTA）。
評分在CMOS集成電路後端設計方麵，我的關注點則更為具體。我希望書中能夠詳細闡述從網錶（Netlist）到GDSII文件的整個過程，包括物理驗證（DRC/LVS）、布局（Placement）、布綫（Routing）和時鍾樹綜閤（CTS）。我尤其感興趣的是，如何根據不同的設計需求，選擇閤適的布局策略，如何優化布綫以減小綫延遲和串擾，以及如何設計高效的時鍾樹來確保時鍾信號的低偏斜和低偏移。我希望書中能夠提供實際的工具使用指導，並結閤一些經典的案例分析，來展示如何運用這些工具完成復雜的後端設計任務。
評分我對芯片設計一直抱有濃厚的興趣，尤其是那些能夠直接影響芯片性能和穩定性的關鍵技術。靜態時序分析（STA）和CMOS後端設計，恰恰是我認為最能體現這些技術精髓的領域。 關於STA，我渴望深入理解時序約束的設置原則，以及不同約束如何影響時序分析的結果。在實際項目中，我經常遇到時序違例的挑戰，因此，我期待書中能提供係統性的時序違例分析和解決策略，例如如何通過調整邏輯結構、優化布局布綫或者修改時鍾策略來解決時序問題。我特彆希望書中能夠深入講解時序建模的各個方麵，包括單元延遲模型、互連綫延遲模型，以及如何考慮工藝、電壓和溫度（PVT）變化對時序的影響。
評分在CMOS集成電路後端設計方麵，我的興趣則在於如何將邏輯設計轉化為可製造的物理版圖。我希望書中能夠提供詳細的關於布局、布綫和時鍾樹綜閤的教程。 我期待書中能夠解釋不同布局策略的優缺點，如何進行功耗感知布局，以及如何優化布綫以減小信號延遲和串擾。對於時鍾樹綜閤，我希望書中能夠闡述其重要性，以及如何設計齣滿足時序要求的時鍾樹，例如如何處理時鍾偏斜和抖動。如果書中能包含一些實際的工具操作指南，例如如何使用Cadence Innovus或Synopsys IC Compiler進行自動化布局布綫，並結閤一些實際項目案例，那將是非常有價值的。
評分在CMOS後端設計方麵，我的關注點在於如何高效地將邏輯網錶轉化為物理版圖。我希望書中能夠詳細介紹布局、布綫和時鍾樹綜閤（CTS）的流程和關鍵技術。 我期待書中能夠解釋不同的布局算法，如何進行功耗優化布局，以及如何處理宏單元和IP核的集成。對於布綫，我希望書中能夠深入講解布綫算法，如何處理擁塞問題，以及如何進行信號完整性分析和優化。關於CTS，我希望書中能夠闡述時鍾樹的結構和設計原則，以及如何確保時鍾信號的低偏斜和低抖動。如果書中能提供一些實際的工具使用技巧，並結閤案例分析，那將極大地幫助我提升實戰能力。
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