具體描述
基本信息
書名：protel2004EDA技術及應用
定價：33.00元
作者：王廷纔,王崇纔
齣版社：機械工業齣版社
齣版日期：2010-06-01
ISBN：9787111304180
字數：
頁碼：
版次：1
裝幀：平裝-膠訂
開本：16開
商品重量：0.459kg
編輯推薦
內容提要
本書是高職高專“十一五”電子信息類專業規劃教材，是國傢信息化計算機教育認證項目(CEAC)培訓認證指定用書。
Protel 2004是Altium公司於2004年初推齣的闆卡級電路設計係統軟件，包括原理圖設計、印製電路闆（PCB）設計、混閤信號電路仿真、布局前後信號完整性分析、規則驅動PCB布局與編輯、改進型拓撲自動布綫及計算機輔助製造（CAM）輸齣和FPGA設計等。目前，Protel 2004是電子綫路設計人員*的計算機輔助設計軟件。
本書結閤實例係統地介紹瞭應用Protel 2004進行電路原理圖設計、電路仿真、印製電路闆（PCB）設計和PCB信號完整性分析的方法和操作步驟，特彆是對Protel 2004新增功能進行瞭透徹講解。全書內容編排由淺入深、結構閤理、圖文並茂，可作為高職高專院校和成人教育學院機電類、電子類、電氣類、自動化類、通信類和計算機類相關專業的EDA教材，也可供從事電子綫路設計的工程技術人員和電子愛好者參考。
為方便教學，本書備有電子課件、電子教案和典型教學案例視頻演示等，凡選用本書作為授課教材的學校均可來電索取，谘詢電話：010-88379375。
目錄
前言
章 Protel 2004基礎
1.1 Protel 2004概述
1.1.1 Protel 2004的主要組成
1.1.2 Protel 2004的特性
1.1.3 Protel 2004的係統配置
1.1.4 Protel 2004的安裝及文件組成
1.2 Protel 2004的操作界麵
1.2.1 Protel 2004的菜單欄
1.2.2 Protel 2004的主頁
1.2.3 Protel 2004的工作麵闆
1.3 Protel 2004項目文件的管理
1.3.1 新項目文件的建立
1.3.2 打開和編輯已有的項目文件
1.3.3 項目文件的組織
1.3.4 關閉文件
1.4 設置項目選項
1.4.1 Error Reporting（錯誤報告）
1.4.2 Connection Matrix（連接矩陣）
1.4.3 Comparator（比較器）
1.4.4 ECO（工程變化順序）
1.4.5 Options（選項）
1.4.6 Multi-Channel（多通道）
1.4.7 Default Prints（設置項目打印輸齣）
1.4.8 Search paths（搜索路徑）
1.4.9 編譯項目
練習題
上機實踐
第2章 繪製單管放大電路原理圖
第3章 繪製振蕩器與積分器
第4章 繪製單片機小係統原理圖
第5章 原理圖電氣檢查及報錶
第6章 電路仿真
第7章 集成元器件庫的創建與管理
第8章 印製電路闆（PCB）設計基礎
第9章 PCB單麵布綫設計
0章 PCB雙麵布綫設計
1章 設計規則及檢查
2章 PCB報錶與輸齣
附錄 常用元器件圖形符號
參考文獻
作者介紹
文摘
序言
《電子設計自動化：理論、方法與實踐》 前言 在當今飛速發展的電子信息時代，集成電路（IC）的設計和製造已成為推動科技進步的核心驅動力。從智能手機、高性能計算機到復雜的航空航天係統，無不依賴於精密的芯片設計。然而，隨著集成電路規模的不斷擴大和復雜度的指數級增長，依靠手工進行電路設計和驗證已變得力不從心。電子設計自動化（EDA）技術的齣現，如同一場革命，極大地提高瞭電子産品設計的效率、質量和可靠性，並顯著縮短瞭産品上市周期。 本書旨在為讀者提供一個全麵深入的EDA技術學習體驗，涵蓋從基礎理論到高級應用，再到實際項目實踐的全過程。我們力求構建一個邏輯清晰、循序漸進的學習路徑，幫助讀者理解EDA工具的工作原理，掌握主流EDA軟件的使用技巧，並最終能夠獨立完成復雜的電子係統設計任務。本書不僅適閤電子工程、微電子學、計算機科學等相關專業的學生，也麵嚮廣大從事集成電路設計、FPGA開發、PCB設計等領域的工程師，以及對EDA技術感興趣的業餘愛好者。 第一章：電子設計自動化的基石 本章將從EDA的宏觀視角齣發，為讀者構建一個完整的知識體係框架。我們將深入探討EDA技術的起源、發展曆程及其在現代電子産業中的關鍵作用。 EDA的定義與重要性： 詳細闡述EDA的含義，強調其在提高設計效率、降低成本、優化性能、確保可靠性等方麵的不可替代性。我們將通過生動的案例，說明EDA如何改變瞭電子産品的研發模式。 EDA工具鏈的構成： 介紹構成完整EDA工具鏈的各個環節，包括邏輯綜閤、物理設計、布局布綫、仿真驗證、時序分析、功耗分析等。我們將描繪齣一幅EDA工具協同工作的藍圖，讓讀者對整個設計流程有一個清晰的認識。 EDA技術的發展趨勢： 展望EDA技術的未來發展方嚮，例如人工智能在EDA中的應用、麵嚮特定應用集成電路（ASIC）設計的智能化、高層次綜閤（HLS）、軟硬件協同設計等。我們將探討這些前沿技術如何進一步推動電子設計的邊界。 EDA與集成電路設計流程： 詳細介紹一個典型的集成電路設計流程，包括需求分析、架構設計、RTL編碼、邏輯仿真、邏輯綜閤、靜態時序分析（STA）、布局（Placement）、布綫（Routing）、物理驗證（DRC/LVS）、版圖生成、流片（Tape-out）以及後仿等關鍵步驟。我們將強調EDA工具在每個環節中的具體應用。 第二章：硬件描述語言（HDL）——設計的語言 硬件描述語言是進行現代電子設計的基礎，本書將重點介紹兩種最主流的HDL：Verilog和VHDL。 Verilog HDL概述： 介紹Verilog的基本語法、數據類型、運算符、行為級建模、數據流建模和結構級建模。我們將通過大量實例，演示如何用Verilog描述組閤邏輯和時序邏輯電路。 基本語法與結構： 模塊（module）、端口（port）、賦值語句、數據類型（reg, wire, integer等）、運算符。 行為級建模： always塊、if-else語句、case語句、for循環、while循環。 數據流建模： assign語句。 結構級建模： 實例化子模塊。 常用Verilog語句詳解： 詳細講解`module`, `input`, `output`, `wire`, `reg`, `assign`, `always`, `if`, `else`, `case`, `for`, `generate`等關鍵語句的功能與用法。 VHDL概述： 介紹VHDL的結構、實體（entity）、架構（architecture）、信號（signal）、變量（variable）、過程（process）等概念。我們將對比Verilog，展示VHDL的獨特性，並說明其在某些領域的優勢。 基本結構與組成： 實體聲明、架構定義、庫（library）、包（package）、使用子程序。 數據類型與運算符： 標準數據類型、用戶自定義數據類型、邏輯運算符、算術運算符、關係運算符、移位運算符。 進程與並發語句： `process`語句、`concurrent signal assignment`。 VHDL的麵嚮對象特性（初步）： 簡要介紹VHDL在麵嚮對象設計方麵的潛力。 HDL綜閤性： 講解HDL代碼如何被綜閤器轉換為門級網錶。我們將強調編寫可綜閤（Synthesizable）HDL代碼的重要性，並介紹一些常見的不可綜閤用法及其危害。 可綜閤與不可綜閤的代碼： 區分可以被綜閤為硬件邏輯的代碼和不能被綜閤的代碼。 綜閤器的優化策略： 介紹綜閤器如何進行邏輯優化、寄存器復製、時鍾門控等。 編寫高效可綜閤代碼的技巧： 提供關於時序約束、同步設計、避免鎖存器（Latches）等方麵的實踐建議。 HDL仿真與驗證： 介紹如何使用仿真器對HDL代碼進行功能驗證，包括編寫激勵（testbench）和分析仿真波形。 Testbench的設計： 如何編寫一個有效的testbench來驅動被測模塊（DUT）並捕獲其輸齣。 仿真工具的使用： 介紹主流仿真工具的基本操作，如波形查看、斷點設置、事件驅動仿真原理。 驗證方法學（初步）： 簡要介紹一些基本的驗證方法，如白盒測試、黑盒測試。 第三章：FPGA設計流程與實踐 現場可編程門陣列（FPGA）以其靈活性和可重構性，成為原型驗證、小批量生産和特定應用設計的理想選擇。本章將詳細介紹基於FPGA的設計流程。 FPGA概述： 介紹FPGA的內部結構，如查找錶（LUT）、觸發器（Flip-Flops）、可編程互連綫、DSP模塊、Block RAM等。我們將解釋這些基本單元如何構成可編程邏輯。 FPGA的架構： 詳細解析CLB（Configurable Logic Block）、IOB（Input/Output Block）、DCM/PLL（Digital Clock Manager/Phase-Locked Loop）等核心組件。 FPGA器件係列： 簡要介紹主流FPGA廠商（如Xilinx, Intel/Altera）的不同器件係列及其特點。 FPGA開發工具鏈： 介紹主流FPGA廠商提供的開發套件，如Xilinx ISE/Vivado、Intel Quartus Prime。 項目創建與管理： 如何在新工具中創建項目，添加設計文件，設置目標器件。 綜閤與實現： 詳解綜閤、布局、布綫等步驟，並介紹如何解讀綜閤報告和實現報告。 約束（Constraints）的設置： 重點講解時序約束（UCF/XDC）、引腳約束（Pin Constraints）的重要性，以及如何設置它們以滿足設計要求。 FPGA設計實例： 通過實際的FPGA設計項目，引導讀者一步步完成設計。 LED閃爍器設計： 一個最基礎的時序邏輯設計，用於熟悉FPGA開發流程。 UART通信模塊設計： 一個稍微復雜但非常實用的通信接口設計，涉及異步通信原理。 簡單的ADC/DAC接口設計： 演示如何與外部模數轉換器/數模轉換器進行交互。 視頻處理模塊（例如：圖像翻轉、灰度化）： 針對一些對並行處理有較高要求的應用，展示FPGA的優勢。 FPGA驗證與調試： 介紹FPGA設計的仿真、硬件調試方法，如ChipScope/SignalTap II的使用。 硬件調試工具： 深入講解FPGA在綫調試工具的使用方法，如何捕獲內部信號，分析運行狀態。 時序分析與優化： 如何通過STA報告識彆時序違例，並采取措施進行優化，如流水綫技術、邏輯復製、扇齣優化。 功耗分析與優化： 介紹FPGA功耗的來源，以及如何通過軟件和設計方法降低功耗。 IP核的使用與設計： 講解如何利用FPGA開發工具提供的IP核，以及如何自己開發IP核。 IP核的種類與應用： 介紹常用的IP核，如內存控製器、處理器IP、通信接口IP等。 IP核定製與集成： 如何根據項目需求定製IP核參數，並將其集成到設計中。 第四章：ASIC設計流程與前端設計 與FPGA不同，ASIC（Application Specific Integrated Circuit）是一次性設計、大規模生産的專用集成電路。本章將重點介紹ASIC設計的前端流程。 ASIC設計流程概述： 對比FPGA，介紹ASIC設計從需求、架構、RTL、邏輯綜閤、靜態時序分析到物理設計的完整流程。 RTL代碼質量與可綜閤性： 再次強調編寫高質量、可綜閤RTL代碼的重要性，並深入探討針對ASIC設計的一些特殊要求。 同步亞穩態（Metastability）的産生與避免： 詳細分析亞穩態現象，並介紹握手協議、同步器等解決方法。 時鍾域交叉（CDC）問題： 講解不同時鍾域之間數據傳輸帶來的挑戰，以及CDC的常用解決方法。 低功耗設計考慮： 介紹時鍾門控、電源門控、動態電壓頻率調節（DVFS）等ASIC低功耗設計技術。 邏輯綜閤： 詳解邏輯綜閤工具（如Synopsys Design Compiler, Cadence Genus）如何將RTL代碼映射到目標工藝庫（Technology Library）的門級網錶。 工藝庫（Technology Library）的概念： 介紹標準單元庫、宏單元庫、時鍾樹庫等。 綜閤的輸入與輸齣： RTL代碼、時序約束、工藝庫是綜閤的輸入，門級網錶是輸齣。 綜閤的目標與約束： 麵積（Area）、時序（Timing）、功耗（Power）是綜閤的主要目標，介紹如何設定這些目標。 綜閤中的時序約束（SDC）： 詳細講解SDC文件的格式和常用約束命令，如`create_clock`, `set_input_delay`, `set_output_delay`, `set_max_delay`, `set_min_delay`。 靜態時序分析（STA）： 介紹STA工具（如Synopsys PrimeTime, Cadence Tempus）如何分析設計時序，找齣時序違例。 時序分析的基本概念： 建立時間（Setup Time）、保持時間（Hold Time）、時鍾周期（Clock Period）、時鍾偏移（Clock Skew）、時鍾抖動（Clock Jitter）。 STA報告的解讀： 如何從STA報告中找齣關鍵路徑，分析時序路徑延遲，識彆setup/hold違例。 時序優化策略： 介紹通過邏輯綜閤、布局布綫、寄存器復製、流水綫等手段來滿足時序要求。 邏輯仿真與驗證（詳細）： 介紹多種驗證技術，包括功能仿真、形式驗證、覆蓋率分析等，以確保設計的功能正確性。 形式驗證（Formal Verification）： 介紹等價性檢查（Equivalence Checking）和模型檢查（Model Checking）等技術，它們無需仿真嚮量，能高效地證明設計屬性。 覆蓋率分析（Coverage Analysis）： 介紹代碼覆蓋率、功能覆蓋率、斷言覆蓋率等，以及如何通過提高覆蓋率來確保驗證的完備性。 斷言（Assertions）： 介紹SystemVerilog Assertions (SVA) 或Property Specification Language (PSL)，如何用斷言來描述設計屬性，並在仿真或形式驗證中進行檢查。 第五章：ASIC設計的後端設計 後端設計是將邏輯門級網錶轉化為物理版圖的關鍵步驟，以實現電路的物理製造。 物理設計流程概述： 介紹物理設計的完整流程，包括放置（Placement）、時鍾樹綜閤（CTS）、布綫（Routing）和優化。 放置（Placement）： 介紹邏輯單元和宏單元在芯片上的物理位置規劃，以及如何考慮布綫資源、功耗和性能。 全局放置與詳細放置： 描述這兩個階段的不同目標和方法。 影響放置的因素： 信號綫長度、功耗、溫度、時序。 時鍾樹綜閤（Clock Tree Synthesis - CTS）： 詳解CTS的目標是保證時鍾信號以最小的偏斜（Skew）和不平衡（Unbalance）到達所有時序單元。 時鍾偏斜與不平衡的危害： 解釋為何它們會對設計時序産生嚴重影響。 CTS算法與技術： 介紹H-tree, Balanced Tree等時鍾樹結構。 時鍾緩衝器的選擇與優化： 如何選擇閤適的緩衝器，以及進行緩衝器尺寸優化。 布綫（Routing）： 介紹如何將放置好的邏輯單元連接起來，形成完整的電路。 全局布綫與詳細布綫： 描述這兩個階段的區彆。 布綫規則檢查（Design Rule Check - DRC）： 介紹製造過程中必須遵守的物理規則。 布綫擁塞（Congestion）的分析與解決： 探討布綫擁塞的成因，以及如何通過調整布局、布綫算法來緩解。 物理驗證（Physical Verification）： 介紹DRC、LVS（Layout Versus Schematic）等驗證方法，確保物理版圖與邏輯設計一緻且符閤製造規範。 DRC： 檢查版圖是否滿足製造廠傢的工藝規則，如綫寬、綫距、孔徑等。 LVS： 比較提取齣的版圖網錶與原始邏輯網錶是否一緻，確保設計正確性。 功耗分析（Power Analysis）： 介紹靜態和動態功耗分析技術，以及如何優化設計以降低功耗。 動態功耗： 由電路開關活動引起，與開關頻率、電壓、負載電容有關。 靜態功耗： 由漏電流引起，與工藝、溫度、電壓有關。 功耗優化技術： 門控時鍾、多電壓域、電源門控等。 版圖後仿真（Post-Layout Simulation）： 介紹在完成物理設計後，使用提取齣的寄生參數（Parasitic Parameters）進行更精確的時序和功耗仿真。 寄生參數提取： 介紹RC提取的概念，以及其對仿真的影響。 後仿真與前仿的區彆： 強調後仿的精確度更高。 第六章：EDA工具的使用與技巧 本章將結閤實際，介紹主流EDA工具的使用方法和一些高級技巧，讓讀者能夠更好地將理論知識應用於實踐。 主流EDA工具介紹： 簡要介紹Cadence, Synopsys, Mentor Graphics等公司的主流EDA工具套件，如Cadence Virtuoso/Innovus/Genus, Synopsys Design Compiler/PrimeTime/ICC, Mentor Graphics QuestaSim/Calibre。 TCL腳本在EDA中的應用： 介紹TCL（Tool Command Language）作為一種強大的腳本語言，在自動化EDA流程中的作用，以及如何編寫TCL腳本來提高效率。 設計約束的精細化管理： 深入講解如何編寫和管理復雜的約束文件，以滿足日益嚴苛的設計要求。 調試技巧與問題排查： 總結在實際設計中遇到的常見問題，並提供有效的調試和問題排查方法。 版本控製與協作： 強調在團隊開發中，版本控製係統（如Git）和協作流程的重要性。 第七章：前沿EDA技術與未來展望 隨著技術的不斷進步，EDA領域也在不斷湧現新的技術和方法。 人工智能在EDA中的應用： 探討機器學習、深度學習等AI技術如何應用於邏輯綜閤、布局布綫、驗證等EDA環節，以實現更智能、更高效的設計。 高層次綜閤（High-Level Synthesis - HLS）： 介紹如何使用C/C++/SystemC等高級語言來描述硬件，並通過HLS工具自動生成RTL代碼。 軟硬件協同設計： 探討在SoC（System on Chip）設計中，軟件與硬件如何協同進行開發和驗證。 先進封裝與三維集成： 介紹先進封裝技術（如Chiplet）和三維集成電路（3D IC）對EDA工具和設計流程提齣的新挑戰。 附錄 常用EDA術語錶 參考資料與學習資源推薦 結語 電子設計自動化是一門博大精深的學科，本書僅僅是為大傢打開瞭一扇通往這個精彩世界的門。我們希望通過本書的學習，讀者能夠掌握EDA設計的基本原理和關鍵技術，培養獨立解決問題的能力，並對EDA技術在未來的發展充滿信心。請記住，理論與實踐相結閤是掌握任何技術的最佳途徑。願本書成為您在EDA學習和職業生涯道路上的良師益友。
