EDA技術與FPGA應用設計（第2版） pdf epub mobi txt 電子書 下載 2025

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張文愛，張博 著

圖書標籤:

• EDA
• FPGA
• 數字電路設計
• Verilog
• VHDL
• 可編程邏輯器件
• 硬件描述語言
• 電子設計自動化
• 集成電路
• 數字係統設計

齣版社： 電子工業齣版社

ISBN：9787121290220

版次：2

商品編碼：11963152

包裝：平裝

叢書名： 電子信息科學與工程類專業規劃教材

開本：16開

齣版時間：2016-06-01

用紙：膠版紙

頁數：280

字數：448000

正文語種：中文

內容簡介

　　

本書主要內容包括CPLD/FPGA可編程邏輯器件介紹，可編程邏輯器件EDA開發軟件使用，VHDL硬件描述語言設計方法和SOPC應用，實驗和設計實踐5大部分。第一部分CPLD/FPGA可編程邏輯器件主要介紹可編程器件結構原理、設計流程、常用芯片特點及選用；第二部分重點介紹目前國內外常用EDA軟件isp Design EXPERT System、QuartusⅡ、ISE開發流程及ModelSim仿真應用；第三部分重點講述VHDL語言基礎、描述方法及設計實例；第四部分主要介紹DSP Builder、SOPC Builder、NiosⅡ應用及實例；第五部分介紹實驗及課程設計內容。 本書可作為高等學校電子信息類、電氣信息類各專業的教材，也可作為電子工程設計技術人員的參考書。

作者簡介

張文愛，太原理工大學信息工程學院碩士生導師，主要研究方嚮有：智能信息處理、FPGA應用設計、嵌入式係統設計、自動控製係統應用設計等。

目錄

第1章 可編程邏輯器件概述
1．1 數字邏輯電路設計與ASIC技術
1．1．1 數字邏輯電路設計方法
1．1．2 ASIC及其設計方法
1．2 PLD概述
1．2．1 PLD的發展
1．2．2 PLD的分類
1．3 PLD邏輯錶示法
1．4 PLD的設計與開發
1．4．1 PLD的設計流程
1．4．2 PLD的開發環境
1．4．3 IP核復用技術
習題1
第2章 大規模可編程邏輯器件CPLD/FPGA
2．1 CPLD結構與工作原理
2．1．1 Lattice公司的CPLD器件係列
2．1．2 ispLSI 1016的結構
2．1．3 ispLSI係列器件的主要技術特性
2．1．4 ispLSI器件的設計與編程
2．2 FPGA內部結構與工作原理
2．3 CPLD/FPGA産品概述
2．3．1 Altera公司産品
2．3．2 Xilinx公司産品
2．3．3 Lattice公司産品
2．4 編程與配置
2．4．1 在係統可編程ISP
2．4．2 配置
2．5 CPLD與FPGA的比較和選用
習題2
第3章 常用EDA軟件
3．1 isp Design EXPERT System編程軟件
3．1．1 建立設計項目
3．1．2 原理圖源文件輸入
3．1．3 功能和時序仿真
3．1．4 器件適配
3．1．5 器件編程
3．1．6 VHDL源文件輸入方法
3．2 Quartus II操作指南
3．2．1 建立設計工程
3．2．2 原理圖源文件輸入
3．2．3 編譯
3．2．4 仿真驗證
3．2．5 器件編程
3．2．6 VHDL設計輸入方法
3．3 ISE開發軟件
3．3．1 ISE概述
3．3．2 新建工程
3．3．3 新建VHDL源文件
3．3．4 波形仿真
3．3．5 設計實現
3．3．6 下載配置
3．4 ModelSim仿真軟件
3．4．1 ModelSim與VHDL仿真概述
3．4．2 ModelSim仿真步驟
3．4．3 VHDL測試文件
習題3
第4章 VHDL語言基礎
4．1 VHDL語言的基本組成
4．1．1 參數部分
4．1．2 實體部分
4．1．3 結構體部分
4．2 VHDL語言要素
4．2．1 文字規則
4．2．2 數據對象
4．2．3 VHDL中的數據類型
4．2．4 VHDL語言的運算符
4．2．5 VHDL的屬性
習題4
第5章 VHDL基本描述語句
5．1 順序語句
5．1．1 順序賦值語句
5．1．2 IF語句
5．1．3 CASE語句
5．1．4 LOOP語句
5．1．5 NEXT語句
5．1．6 EXIT語句
5．1．7 WAIT語句
5．1．8 NULL語句
5．2 並行語句
5．2．1 並行信號賦值語句
5．2．2 PROCESS進程語句
5．2．3 元件例化語句
5．2．4 BLOCK塊語句
5．2．5 GENERATE生成語句
習題5
第6章 子程序與程序包
6．1 子程序
6．1．1 函數
6．1．2 過程
6．2 程序包
6．2．1 程序包定義
6．2．2 程序包引用
6．2．3 常用預定義程序包
習題6
第7章 常用電路的VHDL描述
7．1 組閤邏輯電路VHDL描述
7．1．1 基本門電路
7．1．2 編碼器
7．1．3 譯碼器
7．1．4 數值比較器
7．1．5 數據選擇器
7．1．6 算術運算
7．1．7 三態門電路
7．1．8 雙嚮端口設計
7．2 時序邏輯電路VHDL描述
7．2．1 觸發器
7．2．2 計數器
7．2．3 移位寄存器
7．2．4 狀態機
7．3 存儲器設計
7．3．1 ROM存儲器設計
7．3．2 RAM存儲器設計
習題7
第8章 宏功能模塊與IP核應用
8．1 LPM_RAM
8．1．1 LPM_RAM宏模塊定製
8．1．2 工程編譯
8．1．3 仿真驗證
8．1．4 查看RTL原理圖
8．1．5 LPM_RAM應用
8．2 LPM_ROM宏模塊
8．2．1 建立初始化數據文件
8．2．2 LPM_ROM宏模塊配置
8．2．3 仿真驗證
8．2．4 LPM_ROM模塊調用
8．3 時鍾鎖相環宏模塊
8．3．1 LPM_PLL宏模塊配置
8．3．2 PLL模塊調用
8．3．3 仿真驗證
8．4 片內邏輯分析儀
8．4．1 新建邏輯分析儀設置文件
8．4．2 引腳鎖定
8．4．3 編程下載
8．4．4 信號采樣
習題8
第9章 DSP Builder應用
9．1 DSP Builder軟件安裝
9．2 DSP Builder設計實例
9．2．1 建立Simulink模型
9．2．2 模型仿真
9．2．3 模型編譯
習題9
第10章 SOPC Builder應用
10．1 SOPC Builder
10．2 Nios II 綜閤設計實例
習題10
第11章 EDA技術實驗
11．1 原理圖輸入方式
11．1．1 實驗一 1位全加器
11．1．2 實驗二 兩位十進製計數器
11．2 VHDL文本輸入方式
11．2．1 實驗三 顯示譯碼器
11．2．2 實驗四 8位加法器
11．2．3 實驗五 3綫-8綫譯碼器
11．2．4 實驗六 十進製加法計數器
11．2．5 實驗七 4位十進製計數顯示器
11．2．6 實驗八 用狀態機實現序列檢測器
第12章 綜閤設計
12．1 移位相加8位硬件乘法器
12．1．1 設計要求
12．1．2 設計原理
12．1．3 部分參考程序
12．1．4 設計步驟
12．1．5 設計報告
12．2 秒錶
12．2．1 設計要求
12．2．2 設計原理
12．2．3 部分參考程序
12．2．4 設計步驟
12．2．5 設計報告
12．3 搶答器
12．3．1 設計要求
12．3．2 設計原理
12．3．3 部分參考程序
12．3．4 設計步驟
12．3．5 設計報告
12．4 數字鍾
12．4．1 設計要求
12．4．2 設計方案
12．4．3 部分參考程序
12．4．4 設計步驟
12．4．5 設計報告
12．5 交通燈控製器
12．5．1 設計要求
12．5．2 設計原理
12．5．3 部分參考程序
12．5．4 設計步驟
12．5．5 設計報告
12．6 多路彩燈控製器
12．6．1 設計要求
12．6．2 設計方案
12．6．3 VHDL參考程序
12．6．4 設計步驟
12．6．5 設計報告
附錄A DE2-115實驗闆引腳配置信息
參考文獻

前言/序言

　　隨著集成電路技術和EDA技術的快速發展，數字係統設計方法不斷演變，由原來單一的硬件邏輯設計發展成3個分支：硬件邏輯設計、軟件邏輯設計、專用集成電路設計（ASIC）。基於可編程邏輯器件的ASIC設計成為數字係統設計的重要分支，有關可編程邏輯器件的開發與應用的課程成為電子信息類、電氣信息類各專業的必修課程。

基於PLD的EDA技術主要包括可編程邏輯器件知識、EDA開發軟件、硬件描述語言、代錶可編程器件最新發展的SOPC、實驗和設計實踐5大部分。本書主要介紹Lattice、Altera、Xilinx公司的CPLD、FPGA係列器件，以及與其配套的EDA工具軟件isp Design EXPERT System、QuartusⅡ、ISE，硬件描述語言則介紹IEEE標準語言VHDL。

本書共12章，第1～2章介紹可編程邏輯器件的發展演變、結構特點、産品係列等，側重於根據需要選擇適當器件；第3章主要介紹常用EDA開發工具的設計流程及仿真、驗證的操作步驟；第4～8章詳細介紹VHDL語言基礎、語句結構、設計方法、設計實例、子程序結構、宏與IP核的應用等；第9～10章主要介紹最新可編程器件SOPC的應用實踐；第11～12章為實驗和設計環節。

本書在編寫時，力求理論體係全麵完整、實用性強，便於快速掌握；程序設計先介紹整體結構，再介紹語言細節、常用描述方法；針對學生易混淆的概念、易犯的錯誤及技術要點、難點，穿插適當的設計實例及相應的習題；所附設計實例都經過設計驗證，可直接引用，為便於閱讀，附加瞭有效的注釋。建議講授課時40～60學時，實驗課時12～20學時。

本書由張文愛編寫第3、5章，張博編寫第7、8章，喬學工編寫第1章，梁風梅編寫第2章，李鴻鷹編寫第4章，冀小平編寫第6章，閻高偉編寫第9章，李瑞蓮編寫第10章，羅霄華編寫第11章，李彥民編寫第12章。全書最後由張文愛、張博修改定稿。

本書提供配套的電子課件和程序源代碼，可登錄華信教育資源網：www.hxedu.com.cn，注冊後免費下載。

在本書第2版修訂過程中，更新瞭PLD器件産品係列以及EDA開發軟件的版本，增加瞭ModelSim仿真應用，對部分設計實例進行瞭刪減。為方便實踐環節的教學，補充瞭實驗及設計章節。編寫參閱瞭Lattice、Altera、Xilinx、Mentor Graphics等公司公開的技術資料，參考瞭許多相關的專著和教材，在此謹嚮相關公司和作者錶示衷心的感謝。

由於編者水平有限，書中錯漏和不足之處難免，殷切期望讀者批評指正。

作者 　

2016年5月

《數字邏輯與組閤電路設計基礎》 本書緻力於為讀者構建堅實的數字邏輯基礎，深入剖析組閤電路的設計原理、方法與實現技術，並適時引入計算機輔助設計（CAD）工具的應用，旨在培養讀者獨立完成數字係統設計的能力。本書內容緊密圍繞組閤邏輯電路的核心概念展開，力求條理清晰，循序漸進，使不同背景的讀者都能從中獲益。 第一部分：數字邏輯基礎 本部分將讀者引入數字世界的大門，係統介紹數字邏輯設計的基石。 章節一：二進製數係統與編碼 我們將從最基本的概念齣發，詳細講解二進製數是如何錶示和處理信息的。這包括二進製的定義、不同進製之間的轉換（如十進製、八進製、十六進製），以及它們在計算機係統中的普遍應用。 隨後，我們將深入探討各種數據編碼方式，如無符號數、帶符號數的錶示（原碼、反碼、補碼），以及BCD碼、ASCII碼等。理解這些編碼的原理對於後續的邏輯運算和數據傳輸至關重要。我們將通過豐富的實例，闡述不同編碼在實際應用中的優缺點。 章節二：邏輯門與布爾代數 邏輯門是構成所有數字電路的基本單元。本章將詳細介紹基本邏輯門，包括AND、OR、NOT門，以及它們的功能、邏輯符號和真值錶。 在此基礎上，我們將引入派生邏輯門，如NAND、NOR、XOR、XNOR門，並解釋它們如何通過組閤基本邏輯門來實現，以及它們在實際電路設計中的便捷性。 布爾代數是描述和分析數字邏輯電路的數學工具。我們將係統學習布爾代數的基本公理和定理，如交換律、結閤律、分配律、德摩根定律等。掌握這些定律是進行邏輯化簡和優化設計的關鍵。我們將通過大量的例題，演示如何運用布爾代數來簡化復雜的邏輯錶達式。 章節三：邏輯函數的錶示與化簡 邏輯函數是描述數字電路輸入與輸齣之間關係的數學模型。本章將介紹邏輯函數的多種錶示方法，包括卡諾圖（Karnaugh Map，簡稱K-map）和邏輯真值錶。 卡諾圖是一種直觀的圖解方法，用於對邏輯函數進行化簡。我們將詳細講解如何構建卡諾圖，以及如何通過圈定相鄰的1來提取最小項或最大項的乘積，最終得到簡化後的邏輯錶達式。我們將討論不同變量數量的卡諾圖繪製與化簡技巧。 此外，我們還將介紹其他邏輯函數化簡的方法，例如使用奎恩-麥剋拉斯基（Quine-McCluskey）算法，它提供瞭一種係統性的方法來化簡更復雜的邏輯函數，尤其適用於計算機程序化處理。本書將側重於卡諾圖的應用，並簡要提及奎恩-麥剋拉斯基算法作為一種補充。 第二部分：組閤邏輯電路設計 在掌握瞭數字邏輯的基礎知識後，本部分將帶領讀者深入探索組閤邏輯電路的設計。組閤邏輯電路由邏輯門組成，其輸齣僅取決於當前輸入，不包含記憶功能。 章節四：組閤邏輯電路的基本單元 我們將從最基礎的組閤邏輯電路單元開始，如編碼器（Encoder）和譯碼器（Decoder）。編碼器負責將多個輸入信號轉換為一個二進製代碼，而譯碼器則執行相反的操作，將二進製代碼轉換為激活特定的輸齣綫。我們將詳細介紹通用編碼器（如優先編碼器）和通用譯碼器的結構與工作原理，並給齣實際應用示例，例如鍵盤掃描、LED數碼管驅動等。 多路選擇器（Multiplexer，簡稱Mux）和多路分配器（Demultiplexer，簡稱Demux）是兩種非常重要的組閤邏輯電路。多路選擇器根據選擇信號從多個輸入中選擇一個傳輸到輸齣，而多路分配器則將一個輸入信號導嚮多個輸齣中的一個。我們將深入分析它們的內部結構、工作模式，並探討它們在信號路由、數據選擇等方麵的廣泛應用。 加法器（Adder）是實現算術運算的核心電路。本章將詳細介紹半加器（Half Adder）和全加器（Full Adder）的原理，以及如何通過它們構建多位二進製加法器，如行波進位加法器（Ripple Carry Adder，RCA）。我們還將簡要介紹更快速的加法器結構，如超前進位加法器（Carry Lookahead Adder，CLA），以說明提高運算速度的設計思路。 章節五：時序特性與競爭-冒險現象 雖然組閤邏輯電路的輸齣僅取決於當前輸入，但實際電路中，信號傳播需要一定的時間，即存在傳播延遲。本章將討論時序特性在組閤邏輯電路中的影響，包括信號傳播延遲的概念，以及它可能導緻的輸齣不穩定問題。 競爭-冒險（Race Condition）是組閤邏輯電路設計中一個非常關鍵且必須解決的問題。當輸入信號同時到達多個邏輯門，但由於傳播延遲的不同，導緻信號在不同路徑上傳播的時間不一緻，可能在輸齣端産生短暫的錯誤信號，即“冒險”。我們將深入分析競爭-冒險現象産生的原因，並重點介紹解決策略，如增加冗餘項（Redundant Gates）來消除冒險。我們將通過具體例子，演示如何識彆和消除競爭-冒險。 章節六：組閤邏輯電路的設計流程與實例 本章將整閤前麵所學知識，係統地介紹一個完整的組閤邏輯電路設計流程。這包括需求分析、功能描述（真值錶或邏輯錶達式）、邏輯化簡、電路圖繪製、以及最終的實現。 我們將通過一係列經典的組閤邏輯電路設計實例，來鞏固和提升讀者的設計能力。這些實例可能包括： 簡單的算術電路： 如兩位乘法器、減法器。 比較器： 如比較兩個二進製數的A>B, A