1. WAIT_FOR_PLOL: 等待直到TX PLL鎖定並且接收數據齣現。rx_serdes_rst_ch[3:0]_c 設為0,因為當
評分當通過ispLEVER 模塊生成器生成PCS模塊時,如果選擇瞭“Error Status Ports” ,根據PCS/FPGA接口的
評分: 0 = 保持鎖定
評分我們推薦在IPexpress 中選擇復位序列産生選項,如 Control Setup選項卡章節所述。為 SERDES/PCS 生成的HDL
評分rx_cdr_lol_ch[3:0]_s : 1 = CDR 失鎖
評分5. NORMAL: 釋放tx_pcs_rst_ch#_c 。正常工作情況下,如果tx_pll_lol_qd_s 變為高電平,轉到
評分rx_los_low_ch[3:0]_s : 1 = 每個通道的信號丟失檢測
評分rx_cdr_lol_ch[3:0]_s : 1 = CDR 失鎖
評分SERDES/PCS 復位
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