基本信息
书名:锁相环技术原理及FPGA实现
定价:68.00元
作者:杜勇著
出版社:电子工业出版社
出版日期:2016-05-01
ISBN:9787121287381
字数:
页码:
版次:1
装帧:平装
开本:16开
商品重量:0.4kg
编辑推荐
着眼工程设计,精解设计实例;分解实现步骤,注重实现细节;完整仿真测试,详细性能分析;提供完整代码,迅速提升实力。
内容提要
本书从工程应用的角度详细阐述锁相环技术的工作原理,利用MATLAB及System View仿真工具软件讨论典型电路的工作过程。以Altera公司的FPGA为开发平台,以Verilog HDL语言为开发工具,详细阐述锁相环技术的FPGA实现原理、结构、方法,以及仿真测试过程和具体技术细节,主要包括设计平台及开发环境介绍、锁相环跟踪相位的原理、FPGA实现数字信号处理基础、锁相环路模型、一阶环路的FPGA实现、环路滤波器与锁相环特性、二阶环路的FPGA实现、锁相环路性能分析、锁相测速测距的FPGA实现。
目录
章 设计环境及开发平台介绍 1
1.1 FPGA基础知识 2
1.1.1 基本概念及发展历程 2
1.1.2 FPGA的结构和工作原理 4
1.1.3 FPGA在数字信号处理中的应用 12
1.2 Altera器件简介 12
1.3 Verilog HDL语言简介 15
1.3.1 HDL语言简介 15
1.3.2 Verilog HDL语言特点 16
1.3.3 Verilog HDL程序结构 17
1.4 Quartus II开发套件 18
1.4.1 Quartus II开发套件简介 18
1.4.2 Quartus II软件的用户界面 19
1.5 ModelSim仿真软件 22
1.6 MATLAB软件 24
1.6.1 MATLAB软件介绍 24
1.6.2 MATLAB工作界面 24
1.6.3 MATLAB的特点及优势 25
1.6.4 MATLAB与Quartus的数据交互 27
1.7 SystemView软件 28
1.7.1 SystemView简介 28
1.7.2 SystemView工作界面 29
1.8 小结—欲善其事先利其器 32
第2章 FPGA数字信号处理基础 33
2.1 FPGA中数的表示 34
2.1.1 莱布尼兹与二进制 34
2.1.2 定点数表示 35
2.1.3 浮点数表示 36
2.2 FPGA中数的运算 40
2.2.1 加/减法运算 40
2.2.2 乘法运算 43
2.2.3 除法运算 44
2.2.4 有效数据位的计算 44
2.3 有限字长效应 47
2.3.1 字长效应的产生因素 47
2.3.2 A/D转换的字长效应 48
2.3.3 系统运算中的字长效应 49
2.4 FPGA中的常用处理模块 51
2.4.1 加法器模块 51
2.4.2 乘法器模块 53
2.4.3 除法器模块 56
2.4.4 浮点运算模块 57
2.5 小结—四个过桥人 59
第3章 锁相环为什么能够跟踪相位 61
3.1 锁相环的组成 62
3.1.1 关注信号的相位分量 62
3.1.2 VCO是一个积分器件 63
3.1.3 正弦鉴相器还是余弦鉴相器 65
3.1.4 环路滤波器的作用 68
3.2 从负反馈电路理解锁相环 69
3.2.1 反馈电路的概念 69
3.2.2 负反馈电路的控制作用 70
3.2.3 锁相环与基本负反馈电路的区别 71
3.2.4 分析锁相环的工作状态 72
3.3 简单的锁相环 73
3.3.1 一阶锁相环的SystemView模型 73
3.3.2 确定VCO输出的同相支路 74
3.4 锁相环的基本性能参数 77
3.4.1 捕获及跟踪过程 77
3.4.2 环路的基本性能要求 78
3.5 分析一阶环的基本参数 79
3.5.1 数学方法求解一阶环 79
3.5.2 图解法分析一阶环工作过程 81
3.5.3 工程设计与理论分析的差异 82
3.5.4 遗忘的参数——鉴相滤波器截止频率 85
3.6 小结——千条路与磨豆腐 87
第4章 一阶锁相环的FPGA实现 89
4.1 一阶环的数字化模型 90
4.1.1 工程实例需求 90
4.1.2 数字鉴相器 91
4.1.3 数控振荡器 92
4.1.4 计算环路增益 94
4.2 数字鉴相滤波器设计 95
4.2.1 FIR与IIR滤波器 95
4.2.2 MATLAB滤波器函数 97
4.2.3 FIR滤波器的MATLAB设计 100
4.2.4 量化滤波器系数 102
4.3 Verilog HDL代码风格 105
4.3.1 文件接口声明 105
4.3.2 变量的命名方式 106
4.3.3 模块对齐方式 106
4.3.4 阻塞赋值和非阻塞赋值 107
4.3.5 注释语句 107
4.4 一阶环的Verilog HDL设计 108
4.4.1 新建FPGA工程 108
4.4.2 数字乘法器设计 110
4.4.3 低通滤波器设计 112
4.4.4 数控振荡器设计 115
4.4.5 顶层文件设计 115
4.5 一阶环的ModelSim仿真测试 119
4.5.1 MATLAB生成测试数据 119
4.5.2 编写测试激励文件 120
4.5.3 环路为什么不能锁定 122
4.5.4 继续仿真分析环路性能 125
4.6 小结—科学的方法 127
第5章 从线性方程到环路模型 129
5.1 线性时不变系统 130
5.1.1 线性系统的概念 130
5.1.2 时不变系统的概念 132
5.1.3 为什么研究线性时不变系统 132
5.2 信号的线性分解 133
5.2.1 信号的常用分解方法 133
5.2.2 分析的化身—欧拉 135
5.2.3 “e”是一个函数的极限 137
5.2.4 泰勒、麦克劳林与牛顿 139
5.2.5 上帝创造的公式—欧拉公式 141
5.3 从傅里叶级数到Z变换 142
5.3.1 温室效应的发现者—傅里叶 142
5.3.2 傅里叶级数是一篇美妙的乐章 143
5.3.3 负频率信号是什么信号? 147
5.3.4 傅氏变换与拉氏变换 151
5.3.5 Z变换—离散时间系统分析工具 153
5.3.6 如何判断系统是否稳定 156
5.4 锁相环路的模型 158
5.5 小结—乔布斯的演讲 160
第6章 环路滤波器决定锁相环特性 163
6.1 简单的环路滤波器—RC滤波器 164
6.1.1 RC低通滤波器的频率特性 164
6.1.2 二阶环路的传输函数 166
6.2 回顾二阶线性电路 167
6.2.1 二阶线性电路与锁相环 167
6.2.2 固有振荡频率与阻尼系数 168
6.2.3 单位阶跃信号的响应分析 169
6.3 RC滤波器二阶环的SystemView仿真 172
6.3.1 RC滤波器锁相环路模型 172
6.3.2 锁定状态与阻尼系数的仿真 174
6.4 反馈环路的稳定性分析 177
6.4.1 系统稳定与锁相环稳定的关系 177
6.4.2 频率特性与环路的稳定 177
6.4.3 伯德图分析方法 179
6.4.4 伯德图分析RC二阶环路的稳定性 180
6.4.5 二阶环路的相位滞后是如何产生的 181
6.4.6 鉴相滤波器的影响 182
6.5 无源比例积分滤波器 184
6.5.1 频率特性 184
6.5.2 环路的传输函数 185
6.5.3 环路稳定性分析及参数设计 186
6.5.4 环路的SystemView仿真 188
6.6 有源比例积分滤波器 189
6.6.1 频率特性 189
6.6.2 环路的传输函数 191
6.6.3 环路稳定性分析及参数设计 193
6.6.4 环路的SystemView仿真 194
6.6.5 为什么稳态相差可以为零 196
6.7 小结—世界上容易的事 198
第7章 二阶环的FPGA实现 199
7.1 依据模拟环设计数字环 200
7.1.1 从模拟到数字——双线性变换 200
7.1.2 环路滤波器的数字化 202
7.1.3 理想二阶环的参数设计 203
7.1.4 理想二阶环的Verilog HDL设计 205
7.2 FPGA实现后的仿真测试 208
7.2.1 环路增益对锁定性能的影响 208
7.2.2 频差对锁定性能的影响 210
7.2.3 环路捕获范围测试 211
7.3 理想二阶环的数字化 213
7.3.1 NCO的数字化模型 213
7.3.2 环路的数字化模型 214
7.4 模拟与数字环路的关联 215
7.4.1 确定环路滤波器系数 215
7.4.2 增益与环路滤波器系数的关系 216
7.4.3 两种系数计算方法比较 216
7.5 小结—芝诺与庄子的哲学 217
第8章 锁相环的性能分析 219
8.1 捕获性能 220
8.1.1 捕获过程 220
8.1.2 捕获带与捕获时间 221
8.1.3 辅助捕获方法 222
8.2 跟踪性能 224
8.2.1 环路的稳态相差 224
8.2.2 环路的频率特性 225
8.2.3 调制跟踪与载波跟踪 228
8.2.4 两种跟踪方式的SystemView仿真 229
8.3 噪声性能 237
8.3.1 噪声情况下的环路模型 237
8.3.2 输出相位噪声方差 240
8.3.3 环路噪声带宽 241
8.3.4 环路信噪比 242
8.4 理想二阶环设计公式 244
8.5 小结—兴趣是好的老师 245
第9章 锁相环解调PSK信号的FPGA实现 247
9.1 PSK调制解调原理 248
9.1.1 PSK调制原理及信号特征 248
9.1.2 PSK信号的MATLAB仿真 249
9.1.3 锁相环解调PSK原理 252
9.2 锁相环路解调参数设计 254
9.2.1 总体性能参数设计 254
9.2.2 下变频乘法器设计 256
9.2.3 下变频低通滤波器设计 257
9.2.4 鉴相乘法器设计 259
9.2.5 数控振荡器设计 260
9.2.6 环路滤波器设计 261
9.3 锁相解调环的Verilog设计 262
9.3.1 顶层文件的Verilog设计 262
9.3.2 鉴相器的Verilog设计 264
9.3.3 环路滤波器的Verilog设计 265
9.4 锁相解调环的仿真测试 266
9.4.1 环路捕获范围测试 266
9.4.2 NCO更新周期对环路增益的影响 267
9.5 小结—渔王的儿子 272
参考文献 274
作者介绍
杜勇,男,高级工程师,1976年生,硕士学位,毕业于国防科技大学,现工作于酒泉卫星发射中心。承担的项目共计4项,主要方向为无线通信技术的设计与实现,均为项目负责人,主要承担项目总体方案设计、核心算法设计及FPGA实现、硬件电路板的设计等工作。
文摘
序言
这本书的排版真是没得说,从封面设计到内文的字体选择,都透露出一种严谨又不失活泼的气息。拿到手里沉甸甸的,感觉就是一本用心打磨的作品。尤其是那些复杂的电路图和算法流程图,画得清晰明了,即便是初次接触锁相环技术的读者,也能大致领会其核心思想。作者在讲解概念时,没有一股脑堆砌晦涩的专业术语,而是擅长用生活中的类比来解释抽象的原理,比如将频率的锁定过程比作两个人在赛跑中努力保持相同的步频,这种接地气的讲解方式,极大地降低了学习门槛。对于我们这些在实际工程中摸爬滚打的人来说,这种既有理论深度又有实践指导意义的书籍简直是宝藏。我尤其欣赏其中穿插的一些“陷阱”分析,提醒读者在实际调试中容易在哪里栽跟头,这些经验之谈远比纯理论推导来得珍贵。可以说,光是阅读这本手册的排版和结构设计,本身就是一种享受,让人有持续读下去的动力。
评分作为一名信号处理的入门者,我最大的困扰就是面对大量公式时产生的畏难情绪。这本书给我的感觉就像是请了一位耐心且知识渊博的导师在身边进行一对一辅导。它不是那种只给出现成公式然后让你死记硬背的类型,而是会追溯每一个关键公式的推导过程,比如如何从误差信号推导出环路滤波器的设计参数,每一步的物理意义都解释得清清楚楚。最让我印象深刻的是,作者在介绍NCO(数字压控振荡器)时,不仅讲解了直接数字合成(DDS)的基本原理,还深入探讨了相位截断误差的补偿技术,这在很多基础读物中是完全看不到的细节。这种对细节的执着和对读者理解程度的关怀,让这本书的价值远超一本普通的教科书,更像是一本可以伴随职业生涯成长的参考手册。阅读体验非常流畅,每学完一个章节,都感觉自己的知识体系又得到了巩固和扩展。
评分这本书的作者显然对锁相环技术的发展脉络有着非常清晰的认识。在回顾了经典模拟PLL的发展历程后,它并没有固步自封,而是果断地将重点转向了现代通信系统中不可或缺的数字实现。阅读过程中,我能感受到一种强烈的时代感——它关注的是当前和未来工程应用中最热门的技术栈。例如,书中对分数锁定(Fractional-N)锁相环的讲解,不仅涵盖了传统的调制技术,还讨论了现代Σ-Δ调制器如何有效降低相位噪声,这对射频前端设计工程师来说是至关重要的信息。此外,它对环路稳定性和瞬态响应的分析,不再是简单的二阶系统建模,而是引入了更高阶的考量,并且指导读者如何利用仿真工具进行更精确的预测。这本书的整体视野开阔,内容组织逻辑清晰,绝对是相关领域技术人员案头必备的一本高质量参考资料,它提供的知识深度和广度,足以支持进行复杂系统的设计与调试工作。
评分这本书的魅力在于它对“实现”二字的深刻理解。很多关于锁相环的书籍都停留在“原理”层面,告诉你它应该怎么工作,但一旦涉及到实际硬件平台,尤其是FPGA这种灵活又需要精细控制的载体时,理论往往就失灵了。这本书则非常务实地架起了这座桥梁。它不仅讨论了环路带宽、阻尼系数这些设计参数,更重要的是,它深入探讨了在有限资源和有限时钟域的FPGA芯片上,如何权衡速度、精度与资源消耗。书中给出的那些基于特定FPGA家族的宏定义和IP核调用建议,具有极强的可操作性。我尝试用书中的方法在Xilinx的平台上实现了一个低功耗的频率合成器,发现其对资源占用的预估非常准确,这极大地节省了我前期实验的试错成本。这种将学术理论与工程实践紧密结合的叙事方式,是这本书最让我激赏的地方。
评分我最近在忙一个关于高速数据恢复的项目,被时钟同步问题搞得焦头烂耳,市面上那些泛泛而谈的参考资料根本帮不上什么实质性忙。朋友推荐了这本,拿到手我抱着试试看的心态翻了一下,结果立刻被它对数字锁相环(DPLL)部分的深度解析所吸引。作者没有停留在传统的模拟PLL(锁相环)的经典分析上,而是花了大量篇幅详细剖析了现代FPGA架构下如何高效实现这些复杂的算法,从Verilog HDL的编码风格到资源优化策略,描述得极其详尽。特别是关于噪声抑制和相位抖动(Jitter)的量化分析部分,给出了具体的数学模型和仿真验证流程,这对于追求极致性能的工程师来说,无疑是提供了直接可用的工具箱。我按照书中的步骤重新设计了我的DPLL模块,效果立竿见影,性能指标有了显著提升,这种从理论到代码实现的无缝衔接,是很多教材所欠缺的。
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